用于内窥镜的改进的图像传感器的制造方法

用于内窥镜的改进的图像传感器的制造方法
【专利摘要】本发明公开了具有混合成像传感器的实施例的内窥镜装置，其中，该混合成像传感器在堆叠的基板之间使用相关电路与最小化的纵向互连的放置的堆叠方案和其他特征来优化基板上的像素阵列区域。公开了最大化的像素阵列尺寸/裸片尺寸（区域最优化）实施例，并且还公开了最优化的成像传感器，该成像传感器为共用与数字成像行业的具体应用提供改进的图像质量、改进的功能和改进的形状因素。上述实施例可以包括用于在列中错开ADC或者列电路凸块的系统、方法和处理，或者还公开了使用纵向互连的子列混合图像传感器。
【专利说明】用于内窥镜的改进的图像传感器
【技术领域】
[0001]本公开整体涉及电磁感测和传感器，并且还涉及低能量电磁输入条件以及低能量电磁吞吐量条件。具体而言，本公开涉及(但不必纯粹涉及)优化用于内窥镜装置的图像传感器。
【背景技术】
[0002]由于成像传感器非常普及，市场中对于越来越小的高清晰度的成像传感器的需求显著地增加。高分辨率和高清晰度意味着必须在相对较小的空间内移动更多的数据。本公开的装置、系统和方法可以用于考虑尺寸和形状因素的任何成像应用中。本公开可以利用多种不同类型的成像传感器，例如，电荷耦合装置(CCD)或者互补金属氧化物半导体(CMOS)、或者目前已知的或可以在将来变得已知的任何其他图像传感器。
[0003]CMOS图像传感器典型地将整个像素阵列和有关的电路(例如，模数转换器和/或放大器)安装在单个芯片上。CMOS图像传感器的尺寸限制通常要求在越来越小的范围内移动越来越多的数据。由于在CMOS图像传感器的设计和制造中需要解决多个考虑，所以可以在传感器和其他重要功能(例如，信号处理)之间将电路之间的接触垫片制造得越来越小。因此，例如，由于有关电路可能占据的区域被减少，所以增加像素阵列区域可能伴随其他区域中的折衷(例如，A/D转换或其他信号处理功能)。 [0004]本公开的特征和优势将在如下的描述中阐述，并且部分地从描述中变得显而易见，或者可在无需过度的试验的情况下通过本公开的实践了解到。可以通过在所附权利要求中具体地指出的仪器和组合来实现并且获得本公开的特征和优势。
【专利附图】

【附图说明】
[0005]通过考虑结合附图给出的后续详细描述，本公开的特征和优势将变得显而易见，其中:
[0006]图1a是构建在单个基板上的成像传感器的实施例的示意图；
[0007]图1b是根据本公开的教导和原理用于示出处理电路相对于像素阵列的远程设置的成像传感器的实施例的示意图；
[0008]图2示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例的不意图；
[0009]图3a示出在单片上制造的成像传感器的实施例的透视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为一个像素；
[0010]图3b示出在单片上制造的成像传感器的实施例的俯视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为一个像素；
[0011]图3c示出从图3a中取出的包括像素和支持电路的单个列的透视图；
[0012]图3d示出从图3b中取出的包括像素和支持电路的单个列的俯视图；
[0013]图3e示出在单片上制造的成像传感器的实施例的透视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为两个像素；
[0014]图3f示出在单片上制造的成像传感器的实施例的俯视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为两个像素；
[0015]图3g示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例的透视图，该像素阵列在第一基板上并且支持电路位于第二基板或后续基板上，其中该基板具有示出连接多个基板的互连和过孔；
[0016]图3h示出在图3g的多个基板上建立的成像传感器的实施例的正视图；
[0017]图3i示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，并且示出一个像素列和与该像素列相关联的或对应的电路列之间的电连接和通信；
[0018]图3j示出从图3i中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
[0019]图3k示出从图3i和图3j中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
[0020]图31示出从图3i和图3j中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
[0021]图3m示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基 板上并且多个电路列位于第二基板上，并且示出多个像素列和与该多个像素列相关联的或对应的多个电路列之间的多个电连接和通信；
[0022]图3n示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，其中，电路列的宽度为两个像素并且电路列的长度为像素列的长度的一半，并且示出多个像素列和与该多个像素列相关联的或对应的电路列之间的多个电连接和通信；
[0023]图3o示出从图3n的最右边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
[0024]图3p示出从图3n和图3o中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
[0025]图3q示出从图3n和图3o中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
[0026]图3r示出从图3n的最左边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
[0027]图3s示出从图3n和图3r中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
[0028]图3t示出从图3n和图3r中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
[0029]图3u示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，其中，电路列的宽度为四个像素，并且示出多个像素列和与该多个像素列相关联的或对应的电路列之间的多个电连接和通信；[0030]图3v示出从图3u的最右边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
[0031]图3w示出从图3u和图3v中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
[0032]图3x示出从图3u和图3v中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
[0033]图3y示出从与图3u的最右边列相邻的左边列中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；
[0034]图3z示出从图3u和图3y中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；
[0035]图3aa示出从图3u和图3y中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接；
[0036]图4示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例，并且还示出支持电路的具体设置的实施例；
[0037]图5示出根据本公开的教导和原理在多个基板上建立的成像传感器的实施例，并且还示出支持电路的具体设置的实施例，其中，这些电路中的一些电路相对远距离地设置；
[0038]图6示出根据本公开的教导和原理的通过不同像素阵列而具有不同覆盖百分比的第一基板的实施例；
[0039]图7示出根据本公开的教导和原理的具有多个像素阵列的实施例；
[0040]图8示出根据本公开的教导和原理的具有最优化的像素阵列和有关的或堆叠的支持电路的图像传感器的实施例，并且示出光源；
[0041]图9示出根据本公开的教导和原理的具有最优化的像素阵列和有关的或堆叠的支持电路的图像传感器的背面照明的实施例；
[0042]图10示出根据本公开的教导和原理的图像传感器的实施例，其中，像素阵列离所有所述支持电路更远距离地放置；
[0043]图11示出根据本公开的教导和原理的具有不同尺寸的堆叠的基板的图像传感器的实施例；
[0044]图12示出像素架构的实施例，其中，每个像素列不与另一个像素列共享读取总线.[0045]图13示出像素架构的实施例，其中，存在关于读取总线的像素列的水平双向共享，从而每两个像素列具有一个读取总线。
[0046]图14示出根据本公开的教导和原理的在具有前面照明的像素阵列多个基板上建立的成像传感器的实施例；
[0047]图15示出具有被划分成包含多个像素的读取区域的像素阵列的成像传感器的实施例；
[0048]图16示出具有多个基板和用于访问来自被划分成包含多个像素的读取区域的像素阵列的数据的多个总线的连接的成像传感器的实施例；
[0049]图17a示出根据本公开的教导和原理的像素阵列的实施例，其中，在像素阵列内相对于像素隔开互连；
[0050]图17b示出根据本公开的教导和原理的像素阵列的实施例，其中，在像素阵列内相对于像素隔开互连；
[0051]图17c示出根据本公开的教导和原理的像素阵列的实施例，其中，在像素阵列内相对于区域隔开互连；
[0052]图18a-图18f示出根据本公开的教导和原理的像素阵列的实施例，其中，在像素阵列内可以相对于限定的像素区域隔开互连；
[0053]图19示出根据本公开的教导和原理的隔开互连/凸块(bump)的方法；
[0054]图20示出了这样一种实施例，其中，在该实施例中可以使用像素区域专用支持电路，从而每个像素区域可以具有至少一个专用于仅处理由专用的像素区域内的像素产生的数据的支持电路；
[0055]图21示出显示本公开的教导和原理的可伸缩性的示意性地大图像传感器的实施例；
[0056]图22示出显示本公开的教导和原理的可伸缩性的示意性地大图像传感器的实施例；
[0057]图23示出在多个基板上建立的成像传感器的实施例的俯视图，其中，形成像素阵列的多个像素列和子列位于第一基板上并且多个电路列位于第二基板上，并且显示一个像素列和与该像素列相关联的或对应的电路列之间的电连接和通信；
[0058]图24示出根据本公开的教导和原理的用于一起形成位于第一基板上的像素阵列和位于第二基板上的多个电路列的多个列和子列的实施例的透视图，并且显示一个像素子列和与该像素子列相关联的或对应的电路列之间的电连接和通信。
[0059]图24a-图24c分别示出已经分成两个单独的像素子列的单个像素列的透视图、正视图和侧视图，其中，每个像素子列附接到不同的像素列读取总线，并且示出从图24中取出的两个电路列，示出两个像素子列和两个电路列之间的电连接；
[0060]图25示出根据本公开的教导和原理的用于一起形成位于第一基板上的像素阵的和专用于位于第二基板上的一个或多个像素子列的多个电路列的多个列和子列的实施例的透视图，并且显示一个像素子列和与该像素子列相关联的或对应的电路列之间的电连接和通fg ；
[0061]图25a示出已经分成两个单独的像素子列的单个像素列的透视图，其中，两个像素子列都附接到不同的像素列读取总线，并且示出读取总线到从图25中取出的电路列之间的电连接；
[0062]图26示出根据本公开的教导和原理的用于一起形成位于第一基板上的像素阵列和位于第二基板上的多个电路列的多个列和子列的实施例的透视图，并且示出每个像素子列和与该像素子列相关联的或对应的电路列之间的电连接和通信；
[0063]图26a-图26c分别示出已经分成两个单独的像素子列的单个像素列的透视图、正视图和侧视图，其中，每个像素子列附加到不同的像素列读取总线，并且示出从图26中取出的两个电路列，示出两个像素子列和两个电路列之间的电连接；
[0064]图27-图29示出根据本公开的教导和原理的用于一起形成位于第一基板上的像素阵列和位于第二基板上的多个电路列的多个列和子列的多个实施例的透视图，并且示出每个像素子列和与该像素子列相关联的或对应的电路列之间的电连接和通信；
[0065]图30示出显示本公开的教导和原理的可伸缩性的示意性地大的图像传感器；
[0066]图31示出具有根据本公开的教导和原理制造的并且具有设置在内窥镜的管腔内的图像传感器的内窥镜的实施例；
[0067]图32a-图32c示出根据本公开的教导和原理制造的并且设置在内窥镜的管腔内的图像传感器上的像素阵列的最大化；
[0068]图33a、图33b、图33c示出根据本公开的教导和原理的内窥镜和可用于堆叠在内窥镜处电路的顺序的各种实施例；
[0069]图34示出根据本公开的教导和原理制造的并且设置在内窥镜的管腔内的图像传感器中的两个基板的详细视图。
【具体实施方式】
[0070]出于促进理解根据本公开的原理的目的，现在参考附图中所示出的实施例，并且使用特定语言来描述所述实施例。然而，应当理解的是，这并不用于由此限制本公开的范围。对如本文中所描述的发明特征的任何变换和进一步修改，以及对本文所示出的本公开的原理的任何额外应用(通常被相关领域的并且拥有本公开的技术人员想到)都将被认为是在所要求的本公开的范围之内。
[0071]在公开并且描述通过使用纵向互连来在列或子列混合图像传感器中错开ADC或列电路凸块的装置、系统、方法和过程之前，应当理解的是，本公开不限于本文所公开的特定结构、构造、处理步骤和材料，因为这些结构、构造、处理步骤和材料可以稍有变化。还应当理解的是，本文中采用的术语仅被用来描述特定的实施例而不旨在限制，这是因为本公开的范围将仅由所附权利要求及其等同体来限制。
[0072]必须注意的是，如在该说明书和所附权利要求中所使用的那样，除非上下文中清楚地做出相反指示之外，单数形式的“一”、“一个”、和“该”也包括复数指示物。
[0073]当描述和要求本公开的主题时，将根据下面所作的限定使用以下术语。
[0074]如在本文中所使用的那样，术语“包括”、“包含”、“含有”、“具有……的特征”以及其语法等同体是不排除额外的、未叙述的元件或方法步骤的包含型的或开放型的术语。
[0075]如在本文中所使用的那样，短语“由……组成”以及其语法等同体排除在权利要求书中没有指定的任何元件或步骤。
[0076]如在本文中所使用的那样，短语“主要由……组成”以及其语法等同体将权利要求书的范围限制为指定的物质或步骤以及那些不会实质上影响所要求的公开的基础和新颖性特点的物质或步骤。
[0077]本文中所使用的术语“近侧的”应当广泛地指代最接近原点的部分的概念。
[0078]本文中所使用的术语“远侧的”应当通常指代近侧的相反，并且因此取决于上下文而指代离原点更远的部分或者最远的部分的概念。
[0079]数字成像，无论是静止的还是电影的，对于用于记录图像数据的装置来说都受到许多约束。如本文所讨论的，成像传感器可以包括设置在至少一个基板上的像素阵列和支持电路。装置通常取决于应用而具有在成像传感器的形状因素上的实用的和最佳的约束。在大多数应用中，尤其针对商业使用来说，尺寸通常是一个约束。甚至在尺寸貌似为最少约束的外太空应用中，尺寸仍然是一个问题，这是因为成像装置需要被轨道发射并且克服重力。此外，尤其在消费性电子产品中，由成像装置/相机增加的任何体积减损了可能的其他功能性硬件或电池容量/寿命。因此，尺寸几乎总是在使用成像传感器的任何应用中必须解决的约束。
[0080]在许多情况中，成像装置的形状因素是受到约束的。可以存在相对于像素阵列横向地或水平的无限制的区域或基板面(real estate)，或者可以存在纵向地直接在像素阵列之后的充足空间。通常，对于设备来说，像素阵列不是唯一的考虑因素，而且也需要容纳支持电路。支持电路可以是但不必限于模数转换器、电力电路、电力采集器、放大器电路、专用信号处理器和滤波器、用于数据传输的串行器等。除了这些电路之外，还可以需要物理性能元件，例如滤光器和镜头。当决定并且设计成像装置的形状因素时必须考虑上述全部，并且当设计今天的图像传感器时传统上工业已经选择支持电路的横向设置或水平设置。但是，存在许多受益于纵向形状因素而不是横向或水平形状因素的应用。
[0081]将从(相对于像素阵列而言)具有相对纵向的形状因素的成像装置中获益的应用的实例是需要使用观察仪器的使用领域。例如，工业观察仪器和医学内窥镜将从可以被容纳于装置的管腔室内的图像传感器中获益。在该观察仪器应用中，可能设置在该观察仪器的管腔室内的图像传感器可以是有利的。管腔室的内径(如果是圆的)随后将限定图像传感器(圆)的最大直径。针对普遍的管腔室尺寸为3mm到15mm的范围，应当明白的是，由于内径的约束，在横向中因形状因素考虑而极大地限制了图像传感器。因此，更多的纵向配置可能是有利的。
[0082]如上所述，虽然尺寸是一个问题，但是，在整个行业中不管对于什么具体应用，像素计数数量都持续上升， 且通常遮蔽了用于在已经记录图像之后实际观看图像的媒体(例如计算机显示器或电视机)。然而，应当理解的是，所有的像素被创建得一模一样。在上述的实例中，观察仪器配置可以用于有限的光应用中。像这样，在低光情况下运行良好的基于观察仪器的图像传感器可以是有利的。仅仅由于大像素和小像素不同的尺寸，大像素就具有比小像素收集更多光的能力。然而，市场中的趋势增加在给定的形状因素中的像素的数量。逻辑上，在给定区域中的更多像素通常意味着更小的像素尺寸。更小的像素存在以下不足:在较低光中工作很差并且由于电子拥挤而造成了噪声。此外，相对于光聚集空间来说，更多的像素相当于更多的边界空间。因为较大的像素只是具有较大的光感测部分对边缘部分之t匕，所以较大的像素趋向于产生更好图像和更高图像质量。这两个问题导致了今天小的图像传感器的较差图像质量。
[0083]随着在给定的空间中像素计数持续上升，像素间距下降，由此对于互连电接触需要更大精度。因此，因为针对增加的像素间距对数据处理要求更大精度的需要，所以图像传感器生产的成本可能增加。现有技术可以用于实现具有增加的能力的图像传感器，但是由于在制造期间产量下降而增加成本。
[0084]针对像素间距与凸块间距之比，本文公开的技术和结构将允许:
[0085]?由于对所提供的交替互连的增加的能力(即互连的冗余度)而导致提高制造可靠性；
[0086]?对每使用的应用或领域以成本有效方式最大化凸块间距尺寸；
[0087]?由于使用较大像素间距的能力而允许更经济的CMOS工艺；[0088]?允许更有效的凸块技术访问，即从多个总线或者直接地读出像素阵列的读取数据；
[0089]?允许CMOS工艺的冗余度以提高产量；
[0090]?在预先确定的或限定的像素区域中使用本地化的ADC ;并且
[0091]?允许利用多个像素阵列的几何尺寸、多个总线和列凸块配置。
[0092]上述问题描述了关于行业内几个需求的现有技术。需要这样一种图像传感器，其中，该图像传感器具有通过像素计数的足够分辨率、纵向架构和形状因素、以及尽可能大的像素尺寸，所有的这些同时约束在有限的空间中。本公开考虑并且将讨论这样一种实施例和设计方法，其中，该实施例和设计方法通过优化基板/芯片上的像素阵列的尺寸、并且以大体纵向配置方式将支持电路远距离地放置在一个或多个支持基板/芯片上，来解决这些问题以及潜在的其他问题。
[0093]使用片上模数转换器(ADC)、片上模数算法、片上复杂时序和片上复杂模拟功能的高性能图像传感器提供了高质量图像是由于下面理由(下面的列表不是完整的列表，而是仅仅为了示例性目的给出):
[0094]由于长的片外模拟数据线而没有拾音器噪音(如果没有片上ADC，则模拟信号需要能够被片外发送);
[0095]因为在数据路径中早期实施数字转换而时间噪音较低(没有额外放大器、缓冲器增加额外噪音); [0096]使用复杂的片上时序发生器的局部时序最优化。由于垫片计数限制，可以使用外部系统来仅执行简单的时序；
[0097]由IO生成的较低噪音。片上系统允许减少的垫片计数；并且
[0098]可以实现较快的操作(更多的串行片上操作，减少的寄生电容和电阻)。
[0099]然而，用于提供该高质量图像的详细功能和处理占据了像素阵列周围的很大区域并且像素阵列尺寸与裸片尺寸之比明显较低。在使用片上处理和电路(包括ADC和上面提到的其他详细的功能)的成像系统中，像素阵列尺寸与裸片尺寸之比低于25%是很常见的。因此，存在像素阵列尺寸与裸片尺寸之比和片上功能之间的折衷。
[0100]因此，需要使用最优化的像素阵列尺寸与裸片尺寸之比的大多数技术应用使用了定制的图像传感器，该图像传感器没有数字转换(模拟输出)或者具有减少的模拟/数字功能以及低级的模数转换。甚至在那样的情况中，大于50%的像素阵列尺寸与裸片尺寸之比是难以实现的。
[0101]本公开说明并且设想在不牺牲图像质量的情况下增加像素阵列尺寸与裸片尺寸之比的系统和方法。本公开设想在要求最大化的像素阵列尺寸的情况中使用给定的裸片尺寸来成像应用或者在要求更小的裸片尺寸的情况中使用给定的像素阵列尺寸来成像应用。
[0102]三维堆叠技术的关键问题之一是凸块间距。目前的技术实现大约50mm到IOOmm的凸块间距。在接下来的3年到10年中，预期不断发展的技术将允许凸块间距的尺寸减少到与像素间距的相同尺寸等于或接近的范围。
[0103]此外，堆叠的基板/芯片生产量直接取决于凸块间距。在堆叠的基板/芯片中的最常见的故障是两个互连或凸块之间的电短路。因为凸块间距减少了尺寸并且变得更小，所以晶片的平面化规格必须更紧密。为了缓冲晶片的平面化误差，互连或凸块变得或增长得较高。然而，在较高的互连/凸块中的多余金属倾向于在晶片的结合处理期间移动到侧面，这可能使相邻的或邻近的凸块短路。可以通过放宽互连或凸块间距来实现由于所放宽的晶片对齐过程而导致的较高生产量和较低的成本。
[0104]本公开提出一种放宽凸块间距同时在更紧密的像素间距上工作的装置、系统和方法。[0105]本公开还设想一种图像传感器，该图像传感器可以另外地与其像素阵列和支持电路一起被制造在单独的、单片基板/芯片上并且将像素阵列与所有或大部分支持电路分离。本公开可以使用至少两个基板/芯片，将使用三维堆叠技术来将该至少两个基板/芯片堆叠在一起。可以使用图像CMOS工艺来处理两个基板/芯片中的第一基板/芯片。第一基板/芯片可以唯一地包括像素阵列或者包括由限制电路包围的像素阵列。可以使用任何工艺进行处理第二或后续基板/芯片，并且不必是来自图像CMOS工艺。第二基板/芯片可以是但不限于高密度数字处理以在基板/芯片上的很有限的空间或区域中集成各种及许多功能，或者可以是但不限于混合模式或模拟处理以集成例如精确的模拟功能，或者可以是但不限于RF处理以实现无线能力，或者可以是但不限于MEMS (微型机电系统)以集成MEMS装置。图像CMOS基板/芯片可以使用任何三维技术来与第二或后续基板/芯片进行堆叠。第二基板/芯片可以支持大多数或大部分电路，否则该电路将作为外围电路经被实现在第一图像CMOS芯片中(假设被实现在单片基板/芯片上)并且因此增加了整个系统区域，同时保持像素阵列尺寸恒定并尽可能最大限度地被优化。可以通过互连(该互连可以为焊线、凸块和/或TSV (硅通孔))来实行两个基板/芯片之间的电连接。
[0106]现在参照图1a和图1b，图1a是单片设计的成像传感器的实例，其中单个基板被用作芯片构建的基础。如图1a所示，基板IOOa可以包括像素阵列150a，其中，该像素阵列150a配置为接收电磁能，将该电磁能转化为数据，并且随后将该数据传递给支持电路110a、120a、130a以进行处理，该处理最终导致数字图像或视频。该支持电路可以包括信号处理电路，例如(就举几个例子)，模数转换器110a，放大器电路130a，滤波器电路，电力供应和收集电路120a和串行处理器。支持电路中的一些电路可以比其他电路被放置得更靠近像素阵列，并且经由总线连接到像素阵列中的每个像素。例如，放大电路和数字转换电路可以优选被放置得更靠近像素阵列，这是因为该架构可以增加数据流的清晰度并且向系统引入最小噪音。如图1a所示，图像传感器IOOa是关于图像传感器在市场中典型地可用的那些的示意性说明。
[0107]图1a示出支持电路相对于像素阵列150a的一般横向设置，其由于成本和制造限制而主导今天的市场。在与像素阵列150a相同的基板上的、并且相对于像素阵列150a的支持电路的横向设置简化了架构并且减少了生产成本。然而，单个基板的使用具有一些弊端和限制，例如形状因素问题，这是因为不是所有的应用都适用于如上论述那样的横向或水平的电路设置。
[0108]如图1b所示，当将支持电路如，110a, 120a, 130a从第一基板160移除时，对于能够位于第一基板160上的更大像素阵列150a来说剩余相当大的空间，这意味着可以使用更多或更大的像素。允许使用成像传感器的电子装置中的相同物理限制，使用本文所公开的技术以及特征组合允许能够使用增加的像素分辨率或者增加的像素尺寸。在该情况中，可以减少图像传感器基板的尺寸，并且图像传感器基板可以用在尺寸是主要关注并且还期望高质量图像的更多装置中。具体地，图1b示出相对于像素阵列远距离地放置支持电路110b、120b和130b的设计构思。
[0109]主要参照图2，将讨论用于承载支持电路的支持基板的使用。在示例性图像传感器200的实施例中，像素阵列205被定位在第一基板210的表面上，该像素阵列205可以包括被形成为多个像素列的多个像素。位于第一基板210上的该多个像素列中的每个像素列可以电连接到读取总线240。可以由位于第二基板220上的支持电路执行信号处理和图像增强。电路可以包括信号处理电路例如模数转换器228、放大器电路226、滤波器电路224、电力供应和收集电路222，这些电路可以形成与第一基板210上的多个像素列对应的多个电路列。每个电路列可以包括多个支持电路，该多个支持电路与读取总线230进行电子通信，或者与每个电路列对应的多个读取总线进行电子通信。换言之，信号处理电路可以位于第二基板或支持基板220上。第二基板220上的多个电路列中的每个电路列随后可以通过可以位于沿着用于叠加或叠放读取总线230、240的物理路径的任何地方的互连如焊锡凸块、焊锡球、或过孔，电连接到位于第一基板210上的对应像素列。在本公开的范围内还设想使用多个次级基板，其中，每个基板取决于图像传感器期望的功能容纳按照任意次序的或者与支持电路 结合的、用于图像传感器的任何需要的电路。
[0110]如图3a到图3f所示，图像传感器300a通常可以包括像素阵列350a和支持电路370a，支持电路370a可以包括模数转换器317a，放大器315a和滤波器314a和时钟316a，所有的这些电路可以都设置在单片基板310a上。在图3a和图3b中，在透视图和俯视图中分别示出单片图像传感器。像素阵列350a可以包括多个像素列，其中，多个像素列352a中的每个像素列包括多个单独的像素。支持电路370a可以包括多个电路列356a，其中，每个电路列356a包括用于支持对应的像素列352a的电路。如附图所示，单片电路列356a的宽度为一个像素并且相对于与该单片电路列对应的像素列局部地放置。附图示出非共享像素的像素阵列，其中，每像素列一条读取总线仅电连接到在图像传感器的一侧上对应的列电路。应当明白的是，在一个实施例中，对应的电路为一个像素宽，然而，下面所讨论的支持电路的其他配置也被设想在本公开的范围内并且可以用于增加图像传感器设计选项。
[0111]现在参照图3c和图3d，分别在透视图和俯视图中示出单个电路列356a和包括多个像素的单个像素列352a。应当明白的是，附图中示出的单个像素列352a和对应的电路列356a从图3a和图3b中示出的图像传感器300a中取出的，并且仅仅表示电连接到单个电路列356a的单个像素列352a。
[0112]图3e和图3f示出了在单片基板上制造的成像传感器300a的实施例的透视图和俯视图，并且示出了包括像素和支持电路的多个列。与图3a和图3b形成对比，图3e和图3f示出了宽度为两个像素的支持电路。在附图中可以看出，交替的像素列352a读出给位于像素列352a的相对端的对应电路。该配置提供对应的电路列356a区域的长宽比的各种变型。因为总线330a读出给像素阵列350a的交替端，所以电路列356a可以为两个像素的宽度。对比图3b和图3f中示出的传感器，图3b中示出的像素列352a具有6个像素(单元)长乘I个像素(单元)宽的长宽比(6/1)，并且电路列356a具有类似的长宽比。相反地，图3f中所示出的图像传感器具有长宽比为6个像素(单元)长乘I个像素(单元)宽的长宽比(6/1)的像素列352a和宽长比为2个像素宽乘3个像素长的宽长比(2/3)的电路列356a。
[0113]与此相反，可以在(至少在横向中)尺寸比单片基板或芯片更小得多(并且具有更小的区域和形状因素)的成像传感器300中设置并且提供与建立在单片基板上的成像传感器300a (图3a-图3f中示出)相同的功能。现在将参照图3g到图3aa，讨论可以包括可以设置在第一基板310上的像素阵列350a的成像传感器300，同时所有的支持电路370可以(关于像素阵列350和第一基板310)远距离地放置于一个或多个支持基板(例如第二基板311和第三基板312)。
[0114]应当注意的是，图像传感器可以被建立并且制造在多个基板上。多个基板中的每个基板可以以堆叠的配置和形式关于彼此放置，其中在包括像素阵列350的第一基板310之后并且相对于待成像物体来堆叠或者对齐所有的基板。堆叠中的每个基板可以通过互连321 (例如，焊锡凸块或焊锡球、过孔或者其他形式的电通信)进行电连接。应当明白的是，在不脱离本公开的范围的情况下，互连321可以包括用于将电信号传导到相同或不同基板上的各种电路的任何已知的装置或方法。
[0115]在图3g、图31、图3m、图3n和图3u中，包括图像传感器300的像素阵列350和各种支持电路370的多个基板中的每个基板可以在堆叠中为相似的尺寸，从而多个基板在堆叠中基本对齐。在一个实施例中，可以基本对齐地堆叠第一基板310和多个后续支持基板311，从而在基本上相同长度和宽度的多层堆叠中形成多个通信列。
[0116]应当注意的是，在将被形状因素允许的其他实施例中，在堆叠中可以使用并且优选具有不同长度和宽度的不同尺寸的基板。当设计堆叠配置时，可以解决多个顾虑如散热、噪音以及许多顾虑。例如，在一个实施例中，高热电路如放大电路可以位于堆叠内的支持基板中的一个支持基板的凸出部分上(在图11中最好地示出)。
[0117]应当注意的是，可以将像素阵列350形成为多行像素和多列像素。每个像素列352可以以线性形状因素包括多个像素，每个像素列为一个像素宽和ANO个像素长。还应当注意的是，每个像素列352将具有这样一种区域值，该区域值大体上与像素间距一样宽并且与由传感器设计预先确定的长度一样长。相反地，本文所称电路列356是在这样基板上所分配的空间，其中，该基板与包括像素阵列350的第一基板310不同并且包括专用于并且电连接到对应的像素列352或者与该对应的像素列352进行电通信的至少一个支持电路370。应当理解的是，由像素列352占据的空间可以与由对应于像素列352的电路列356所占据的空间相同或者基本上相同。因此，第二基板或支持基板311可以包括多个电路列356，其中每个电路列356在第二基板311上包括与对应的像素列352所具有的在第一基板310上的区域基本上相同或类似的基板面区域。
[0118]此外，每个像素列352与或者可以与在第一基板310上的读取总线330进行电通信，同时电路列356与或者可以与在第二基板311上的读取总线340进行电通信。如图3g到图3aa中所示出的，两个前述的总线330、340可以由至少一个互连321进行电连接，该互连321位于沿着由两个总线330、340的或之间的叠加所创建或之内创建的路径的任何地方。在一个实施例中，多个互连321可以用于将单个像素列352连接到单个对应的电路列356。在这样的实施例中，所使用的互连321的数量的冗余度可以为增加的产品产量或增加的功能做好准备。
[0119]如本文中谈论的那样，长宽比将用作指代基板上的区域的一般形状。例如，限定为宽4个像素单元和长为5个像素单元的区域将具有4/5或5/4的长宽比。术语长宽比可以通常用于表示:区域的形状被认为是重要的的情况。例如，长宽比的概念可以用于表示位于不同的基板上的两个对应区域的长宽比的差。应当注意的是，图3g-图3aa中示出的像素列352和电路列356的长宽比可以是相同的或者可以是不同的，像素列352的覆盖区的区域和该像素列对应的电路列356的覆盖区的区域可以为基本上相同的或相等的。图3g到图3aa示出不同长宽比的多个实例，但是应当注意的是，本公开的原理可以应用于任何数量的长宽比配置。然而，如图中所示的那样，电路列356的覆盖区或基板面的区域基本上与像素列352的覆盖区或基板面的区域相同或者相等。随着制造技术提高或者设计参数改变，对于电路列356的支持电路370可能需要更多或更少的区域。
[0120]具体地参照图3g和图3h，包括放大器、滤波器、时钟或者支持图像传感器所需要的其他电路的该支持电路370都可以设置在一个或多个支持基板(例如，第二基板311)上。然而，应当明白的是，该电路可以分散在一个或多个基板(例如，第二基板311、或者第三基板)上。此外，模数转换器可以远距离地位于支持基板中的一个支持基板上。应当明白的是，可以改变支持基板370的顺序和位置，并且支持基板370可以位于所期望的任何支持基板上。
[0121]如图所示，每个像素列352可以关联到并且电连接到第一基板310上的一个读取总线330，同时每个电路列356可以通过一个或多个互连321关联到并且电连接到支持基板311上的一个读取总线340，该互连321可以包括凸块321a和过孔321b (在图3h中最佳示出)。至少一个互连321可以用于将第一基板310上的像素列总线330连接到支持基板311上的电路列总线340，如所示的那样。图31、图3j、图31、图30、图3q、图3r、图3t、图3v、图3x、图3y和图3aa中的虚线箭头示出互连321可以位于沿着每个对应的像素列352和电路列356的两个读取总线330和340的叠加路径的任何地方。
[0122]现在参照图3i到图3m，示出了在多个基板上建立的成像传感器300的实施例的各种视图。图3i和图3m示出在第一基板310上形成像素阵列350的多个像素列352和在第二基板311上(用于表示支持电 路370的)的多个电路列356。如所示出的，电路列356可以为一个像素宽和ANO个像素长，以直接对应于与电路列356关联的像素列352。附图示出每个像素列352与它在电路列356中的关联电路370之间的连接的实例。附图还示出每个像素列352有一个读取总线330和每个电路列356有一个读取总线340。其中，电路列356中的关联电路370为一个像素列宽。
[0123]如本文上述所示的，每个像素列352可以电气地关联或者连接到一个像素列总线330，并且每个电路列356可以电气地关联或者连接到一个电路列总线340。图3j到图31分别示出与图3i中所示出的多个像素列352和多个电路列356分离的单个像素列352和单个电路列356的透视图、正视图和侧视图。图3j到图31还示出像素列352的总线330和电路列356的总线340之间使用一个或多个互连321的电连接。虽然可以使用一个或多个互连321电连接总线330和总线340，但是附图示出互连321可以在不脱离本公开的精神或者范围的情况下位于沿着总线330和总线340的叠加路径的任何地方。
[0124]现在参照图3n到图3t，这些图示出了在多个基板上建立的成像传感器300的实施例的各种视图，其中用于形成像素阵列350的多个像素列352位于第一基板310上，并且多个电路列356位于第二基板311上。在该实施例中，电路列356的宽可以为两个像素或两个像素列。在该实施例中，每个像素列352与它在对应的电路列356中的关联电路370之间的连接可以是每个像素列352的一个读取总线330和每个电路列356的一个读取总线340。如图所示，由在第一基板310上的像素列352消耗的区域对应于由对应的电路列356消耗的区域。该对应允许基板(例如310和311)的直接覆盖，从而将堆叠电路列356中的支持电路370与支持电路370所支持的像素列352直接堆叠。
[0125]还应当注意的是，在该配置中，像素列的长宽比352将基本上等于电路列356的长宽比，然而，如下面进一步讨论的，该长宽比相等不是需要的。如图3m所示，像素列是一个像素列宽与六个像素长，所以长宽比为1/6。电路列也具有相同的长宽比1/6。与此对比，图3n示出了这样一种设计，其中，在该设计中电路列长宽比为像素列长宽比两倍并且电路列的长度为像素列长度的一半，由此提供用于放置支持电路的可能的更多可用的覆盖区。在图3m和图3n中，尽管长宽比不同，但是像素列352和电路列356两者的覆盖区的区域基本上彼此相等。
[0126]图3n还示出基板之间不同的长宽比可以如何允许总线接触点中的灵活性。在一个实施例中，列电路总线340已经被设计成通用AuO形状，以更均匀地占据电路列356的区域，由此提供用于连接互连321遍及整个电路列356的选项。注意像素列总线330通常不是U形的，但是电路列总线340通常可以为U形的，从而可以将相同的列电路356用于图3o和图3r的两种不同的像素列配置。U形的电路列总线340的第一分叉可以被叠加到第一像素列352的读取总线330 (如图3o所示)，并且U形的电路列总线340的第二分叉可以被叠加到下一个、邻近的像素列352的读取总线330(如图3r所示)。图3o和图3r示出从图3n的像素阵列350中取出的像素列352。图3o和图3r示出定位在电路列356的覆盖区之内的互连321的三个选项。应当注意的是，如图3q所示，因为电路列356的长宽比被示出为对应的像素列352的两倍宽、一半长，所以互连321位置选项仅为可用于像素列352长度的部分。图3p示出，对于复杂的总线形状，沿着电路列356中的总线340可以存在两条互连位置路径选项，其中，电路列356的宽度为电路列356所支持的像素列352的宽度的两倍。图3p示出U形的电路列总线340的第一分叉到第一像素列352的读取总线330的叠加的正视图，并且与如图3i和图3s所示的总线340的最内层部分相反，使用总线340的最外层部分来放置互连321，以便将互连321放置到下一个相邻像素列352。图3r示出位于图3n和图3o中示出的第一像素列(最右边的像素列)的左边并且相关的下一个像素列352。如图所示，图3r中示出的第二像素列352的总线330可以电连接到总线340的第二分叉。应当注意的是，因为电路列356的覆盖区具有长宽比2/3，所以像素列总线330到电路列总线340的叠加要求电路列总线340的第二分叉大体上是U形的，以由此允许总线330和340与关于图3r和图3s中所示出的下一个像素列352的自然匹配或者叠加。
[0127]图3u示出在多个基板上建立的成像传感器300的实施例的透视图，其中，用于形成像素阵列350的多个像素列352位于第一基板310上，并且多个电路列356位于第二基板311上，其中，电路列356的宽度为四个像素，但是也为长度的四分之一。附图还示出多个像素列352和关联的或对应的电路列356之间的多个电连接和通信路径。
[0128]图3v示出从图3u的最右边列中取出的单个像素列352和单个电路列356的透视图，以示出单个像素列和单个电路列之间的电连接和容纳该架构的说明性总线配置。如图所示，实施例可以包括与对应的电路列356 (和关联的总线340)具有最小部分重叠的像素列352 (和关联的总线330)。换言之，在基板之间要求很小的总线叠加。然而，如图3u所示，在基板水平面上可以存在叠加。[0129]图3w示出从图3v中取出的单个像素列352和单个电路列356的正视图，以示出单个像素列352和单个电路列356之间的电连接。如图所示，将像素列352连接到电路列356仅需要很小横向部分的总线叠加。
[0130]图3x示出从图3v中取出的单个像素列352和单个电路列356的侧视图，以示出单个像素列352和单个电路列356之间的电连接。如图所示，一个或多个互连321可以用于一些实施例中，并且附图还示出互连321的放置可以为沿着总线330和340的叠加的任何地方。
[0131]图3y示出从与图3u的最右边列356的左边相邻的列中取出的单个像素列352和单个电路列356的透视图，以示出单个像素列352和单个电路列356之间的电连接。图3z示出从图3y中取出的单个像素列352和单个电路列356的正视图，以示出单个像素列352和单个电路列356之间的电连接。图3v和图3y示出从图3u的像素阵列350中取出的像素列352。图3v和图3y示出位于电路列356覆盖区之内的互连321的两个选项。应当注意的是，如图3aa所示，因为电路列的长宽比比对应的像素列352的长宽比更宽但是更短，所以互连位置选项仅可用于像素列352长度的一部分。图3z示出，对于复杂的总线形状，沿着在电路列356中的总线340可以存在四个互连位置路径选项，其中，电路列356为电路列356所支持的像素列352的四倍宽和四分之一长。因此，可以看出虽然电路列356的长宽比不同于像素列352的长宽比，但是对应的覆盖区的区域基本上相同或者相等。随着制造技术提高或者设计参数改变，电路列356的支持电路可能需要更多或更少的区域。
[0132]图3v和图3w示出第一像素列读取总线330与电路列读取总线340的第一分叉的叠加。图3y示出相对于图3v中示出的像素列的下一个、邻近的像素列。应当注意的是，因为电路列356的覆盖区具有长宽比4/2，但是将像素列总线330到电路列总线340的叠加要求相应形状的电路列总线340的第二分叉，以由此允许总线330和340与关于图3y和图3z中所示出的下一个像素列352的自然匹配或者叠加。图3aa示出从图3y中取出的单个像素列和单个电路列的侧视图，以示出单个像素列和单个电路列之间的电连接。
[0133]应当明白的是，可以取决于可能影响像素设计和架构的现有的条件来与读取总线共享或者不共享每个像素列。图12和图13示出像素架构的两个实例。图12示出每个像素列不与另一个像素列共享读取总线的像素架构。当每个像素列仅具有一个读取总线时，该实例示出了不共享像素架构。相反地，图13示出水平双向像素共享。在图13中，每两个像素列仅具有一个读取总线。注意的是，在像素阵列350在第一基板上被优化并且与位于如本文所讨论的三维堆叠实施例中的第二基板或支持基板上的大部分支持电路分离的实施例中，每个像素列的读取总线的数量可能是重要的考虑。应当注意的是，在本公开的范围之内允许多个像素列对应于电路列中的支持电路集合。例如，因为某些支持电路的处理功率可以大于由像素列所生成的数据所需要的功率，所以多个像素列可以对应于一个电路列。反过来也在本文的考虑中，在某些实施例中，多个电路列可以对应于像素阵列中的单个像素列。
[0134]在上述具体过程和实现的实施例中，可以通过位于两个基板/芯片之间的互连(例如，凸块)来完成连接。两个基板/芯片的金属层可以面向彼此，因此，可以在包括像素阵列的CMOS图像传感器芯片上需要背面照明(第一芯片的前侧可以被绑定到第二芯片的前侧)。在一个实施例中，第一基板/芯片和第二基板/芯片之间的每个列352、356可以仅使用一个互连。在一个实施例中，每个列352、356可以使用两个或更多个互连,并且两个或更多个互连可以用于冗余度的目的(工艺生产量)。与传统技术(如图3a到图3f中所示出的单片CMOS图像传感器)相比，读取总线可以在像素阵列的边缘处被中断并且可以在第二基板/芯片中被折叠。凸块可以随后在列之内的任何地方连接两个总线。应当明白的是，两个或更多个基板/芯片之间的功率分布或者其他信号(例如，垂直译码器)可能需要更多的互连例如凸块。
[0135]现在参照图4，示出使用背面照明在多个基板上建立的具有图像传感器像素阵列和支持电路的图像传感器实施例。如图所示，像素阵列450可以设置在第一基板452上。该第一基板452可以由硅树脂或者另一种材料制成以控制光传输特性。焊锡球、凸块或过孔421可以用于将一个基板电连接到另一个基板。堆叠的图像传感器的实施例可以包括第一基板452上的像素阵列450。像素阵列450可以覆盖第一基板452的第一表面451的至少40%。在背面照明的配置中，像素阵列950可以被设置在如图9中最佳示出的所述第一基板952的背面上。此外，在背面照明结构中，基板452可以是薄的以用于控制光传输通过该基板。在利用背面照明的实施例中，第一基板可以主要由硅材料制成，或者第一基板可以主要由“高阻抗”半导体材料(例如，碲化镉)制成，或者第一基板可以主要由II1-V半导体材料(例如，砷化镓)制成。
[0136] 在一个实施例中，像素阵列450可以覆盖第一基板452的第一表面451的大部分。在该实施例中，像素阵列450可以处于或者位于所述第一表面451的任何部分上。第一表面451上的剩余空间可以用于如果需要的次级电路的放置。可能出现次级电路的大小可能被设置为使得像素阵列的中心放置不可行的情况。
[0137]现在参照图5，将讨论这样一种实施例，其中，在该实施例中支持电路和组件中的至少一些远离其他支持电路和组件放置以为了预先确定的目的进行工作。对于一些应用来说，某些次级处理器可能期望更加远离像素阵列放置。例如，在医疗观察仪器(例如内窥镜)中，可能在像素阵列周围不存在足够的空间以包含所有所需要的支持电路。在该情况中，包含像素阵列的基板510可以远离图像传感器500之内的其他支持基板放置。在一个实施例中，包含像素阵列的基板510可以与远离包含像素阵列的基板放置的支持基板520相邻或靠近。支持基板520可以包括在该支持基板520上的放大器电路，同时其他支持电路可以位于比远离像素阵列基板510放置的支持基板520更加远离像素阵列基板510放置的另一个基板530上。在一个实施例中，更加远距离地放置的基板530可以由有线过孔522连接到图像传感器500中的其他基板或者可以与其他基板和电路无线地进行通信。邻近的基板可以通过凸块或焊锡球521彼此连接。由于像素阵列和其他电路随着时间变得更有效率，提供使包含像素阵列的基板更加远离所有其他支持电路的图像传感器是在本公开的范围内的。图10描写了该电路，其中，包含像素阵列的基板1010通过过孔1022离支持基板1020、1030、1040更远距离地被放置，其中每个支持基板包括支持电路，例如信号处理电路和电力电路。
[0138]在一个实施例中，图像传感器的像素阵列可以占据第一基板570的可用表面区域的大的百分比。如图6所示，各种尺寸的像素阵列572、574、576 (以虚线示出)被本公开考虑并且落入所公开的设计的范围之内。像素阵列576示意性地给出这样一种配置，其中，在该配置中像素阵列576覆盖第一基板570的大百分比，但是不覆盖基板570的大部分。像素阵列576虽然不是覆盖大部分的区域，但是可以覆盖该大百分比的可用区域，从而支持电路的至少一些可以不位于第一基板570上。
[0139]像素阵列574示意性地示出与像素阵列576和572分离的配置，其中像素阵列574大约覆盖第一基板570的一半。像素阵列572示意性地示出与像素阵列576和574分离的配置，其中该像素阵列572覆盖第一基板570的绝大部分。应当从上述讨论明白的是，优化过程可以允许找到提供最佳可能的图像和图像质量的像素阵列大小，同时在由应用、功能或目的所规定的约束之内进行工作。因此，甚至在成像传感器具有固定第一基板尺寸的应用中，由位于第一基板上的像素阵列占据的表面区域的百分比可以不同并且覆盖第一基板上可用的总表面区域的许多不同百分比。
[0140]因此，应当明白的是，像素阵列可以占据的表面区域可以落入第一基板的一个表面的总表面区域的大约25%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约40%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约50%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约60%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约70%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约80%到大约99%的范围之内，或者可以落入第一基板的一个表面的总表面区域的大约90%到大约99%的范围之内。应当明白的是，落入所声明范围之内的所有百分比旨在落入到本公开的范围之内。还将明白的是，落入到第一基板的一个表面的总表面区域的大约25%到大约99%的范围之内所有子范围旨在落入本公开的范围之内。
[0141]由于背面照明的像素阵列的性质，上文所讨论的基板表面可以与包括背面照明的像素阵列的图像传感器无关。 因此，在背面照明的应用中，基板表面可以被去除或者与像素阵列整体集成。
[0142]像素阵列覆盖或表面区域可以落入像素阵列所处的基板的总表面区域的大于40%到大约70%的范围之内，并且在该情况中，可以在不减小图像传感器的设计的情况下将某些支持电路放置在基板上。在一个实施例中，光发射电路可以占据第一基板上的一些空间以在使用期间提供光亮。对于，尺寸是极其紧密的并且被最紧密地约束的许多应用，最优化的成像传感器可以覆盖第一基板的表面区域的90%或者更多直到基本上所有区域。应当注意的是，在本公开的范围之内设想具有集成的基板而不是被添加到基板的像素阵列。
[0143]图7示出具有多个像素阵列的成像传感器的实施例。如图所示，图像传感器700可以包括第一图像传感器710和第二图像传感器711，其中，第一图像传感器710和第二图像传感器711与基板715或可以被纵向地堆叠或者否则被关于待成像物体堆叠的多个基板电通信。在一个实施例中，支持电路可以远距离地位于上文所讨论的后续基板或支持基板上。对于可能在使用期间偏置两个像素阵列的三维图像获取而言，可能需要该配置。在另一个实施例中，第一像素阵列和第二像素阵列可以专用于接收电磁辐射的预先确定的波长范围，其中第一像素阵列与第二像素阵列相比专用于电磁辐射的不同波长范围。
[0144]图14和图15不出用于从具有用于位于一个或多个第二基板或支持基板1554(见图14)上的图像传感器1500的支持电路1510的第一基板1552 (见图15)上已被优化的像素阵列1510的数据的实施例，它们可以被配置成堆叠的配置(结合图14和图15)。如图所示，像素阵列1510可以放置在第一基板1552上并且可以电连接到支持电路1520，该支持电路1520可以位于具有一个或多个互连1521的一个或多个后续基板或支持基板1554上(见图14)。在图14和图15所示出的实施例中，像素阵列1510可以包括多个像素列1550a-f。像素列1550a-f中的每个像素列可以包括多个单独的像素，并且可以通过对应的像素列总线1551读取像素列1550a-f。应当明白的是，可以在整个像素阵列1510之内，每个像素列1550具有一个读取总线1551。应当注意的是，可以将多个单独的像素1526形成在用于表示或者限定像素阵列1510之内的单独像素1526的位置的列(y轴)和行(x轴)中。
[0145]如图所示，多个像素列读取总线1551中的每个像素列读取总线可以给预先确定的或限定的像素列1550 (例如，图15中的1550a、1550b、1550c、1550d、1550e和1550f)提供电连接。在这个实施例中，可以将从预先确定的或限定的像素列(例如，1550a)之内像素1526收集的数据经由电路列读取总线1516 (见图14)和/或通过一个或多个互连1521传输到位于一个或多个第二后续基板或支持基板1554上的支持电路1520。电路1520可以位于支持基板1554的任意一侧，并且可以通过设置在基板材料中并且穿过基板的过孔来助于电接触。后续基板1554可以包括多个电路列，每个电路列包括多个电路1520和用于电连接在图像传感器1500之内的电路列之内的各种电路1520的总线1516。应当注意的是，在图中已经通过相对于像素列1550a-f错开互连1521来增加可以用于将像素列总线1551连接到电路列总线1516的互连1521之间的间隔。基板1554上所示出的虚线示出与由第一基板1552上的像素列1550所消耗的区域对应的基板上的区域。 [0146]在一个实施例中，可能期望设计这样的图像传感器1500，其中，在该图像传感器中用于任何给定的像素列1550的支持电路1520被放置在位于第二基板上的对应的区域之内。应当注意的是，在一个实施例中，每个像素列或区域1550可以使用一个或多个专用支持电路1520，从而每个像素区域1550a-1550f具有至少一个支持电路1520专用于仅处理由专用于支持电路的像素列1550a-1550f所表示的该预先确定的或限定的像素列之内的像素1526产生的数据。例如，每个像素列区域1550a-1550f可以具有专用模数转换电路，该专用模数转换电路用于转换从相关联的像素列1550之内的相关联的像素1526读取的模拟数据。专用电路的该密切和直接关联可以用于简化图像传感器1500之内的数字信号处理，由此极大地简化图像传感器1500之内的定时和序列化处理。该特征还可以用于控制图像传感器1500之内的热量生产和能量消耗。
[0147]主要参照图16，该图示出具有读取总线配置的多基板图像传感器1600。如图所示，基板1652可以包括像素阵列1610并且可以通过多个像素列读取总线电连接到支持基板1654和1656。可以通过将支持电路放置在一个或多个后续基板1654和1656上来极大地简化图像传感器架构。后续基板1654和1656可以紧靠第一基板1652,但是在第一基板1652之后。支持电路1622和1663可以位于后续基板1654和1656上，以便允许在所示纵向配置允许堆叠基板。经过基板的过孔可以用于允许经过任何基板的前后通信。堆叠中的第二基板1654可以包括次级电路，该次级电路专用于位于第一基板1652上的像素列1650并且与该像素列1650电连接。第三基板1654可以包括额外的数据处理电路1663，该额外的数据处理电路可以专用于第二基板上的支持电路1622，并且可以用于处理来自第二基板的多个支持电路的数据。应当注意的是，第三基板1656上的电路1663可以专用于第一基板1652上的具体像素列1650，或者可以专用于处理来自多个像素列1650的数据。换言之，位于第三基板1656上的电路1663可以与第二基板1654上的具体电路1622或者第一基板1652上的具体像素列1650直接地对应。应当注意的是，每个基板可以包括电连接所有基板上的电路的至少一个总线。因此，可以叠加每个基板的总线1623a-1623c，从而设置在基板之间的互连1621导致总线1623a-1623c之间的电连接。
[0148]如图所示，通过像素列1650或总线系统1623a_1623c之内的一个或多个战略性地放置的互连1621的布置,第一基板1652上的像素列1650可以通过直接像素列读取来电连接到位于一个或多个支持基板1654、1656上的支持电路。组成图像传感器1600的多个基板1652、1654、1656中的每个基板可以分别地包括该基板自己的总线或总线系统1623a、1623b和1623c。因此，将总线1623中的每一个总线连接到一起以形成从一个基板层到下一个基板层的总线骨架系统1630是有利的。例如，包括如本文所公开的已优化的像素阵列1610的第一基板1652可以通过使用位于预先确定的或限定的像素列1650之内的互连1621和可以位于沿着叠加总线系统1623的路径的任何地方的互连1621，连接到位于第二后续基板1654的支持电路1622。
[0149]如所示出的，第一互连1621a可以用于将第一像素列1650和像素列总线1623a直接地连接到位于第二基板1654上的第二总线或总线系统1623b和支持电路1622，同时第二互连1621b可以用于将位于第二基板1654上的第二总线或总线系统1623b连接到位于第三基板1656上的第三总线1623c。此外如图16所示，总线骨架系统1630可以被延伸超过第一基板1652和第二基板1654，并且可以继续，并且将第二基板1654电连接到第三基板1656等等直到已经通过总线骨架系统1630电连接所有的基板为止。位于第二基板1654上的总线1623b可以连接到可能位于第三基板1656上的第三总线1623c等等直到所有基板已经被电连接到一起。因此，预先确定的或限定的像素列1650可以通过位于多个基板上的各自的总线1623a-1623c与可以远距离地位于第二基板1654上的支持电路1622或可以远距离地位于第三基板1656上的支持电路1663进行电通信。
[0150]应当注意的是，因为单个互连1621可以用于读取包括多个像素的列1650，所以互连间隔或间距可以远大于像素阵列1610的像素间距。
[0151]在使用期间，必须由支持电路处理由像素阵列上的单独像素创建的数据，因而每个像素1726必须电连接到第二基板1754上的支持电路1770。理想地可以同时读取每个像素，由此创建全局快门。现在参照图17a，应当明白的是，读取来自作为全局快门的成像装置的数据的能力需要每个像素1726存在一个互连1724，由于在制造公差中的凸块间距，所以这在实践中难以实现。图17b示出像素1726已经组成列1728并且凸块间距要求在水平方向保持相同的情况。对于接近该尺寸的像素来说，需要大约5mm的凸块间距，然而使用三维堆叠技术和本文所公开的互连错开可以在实际生产中允许大约20mm到大约200mm的凸块间距。因此，同样使用三维堆叠技术的超高帧率卷帘型快门可以被认为实质性改进。在卷帘快门的情况中，每个像素列1728仅需要一个互连/凸块1724而不是每个像素1726需要一个互连/凸块1724。
[0152]图17a示出每个像素列1726使用一个凸块1724的凸块配置或方案，这近似于全局快门操作。在该配置中，凸块间距在X和Y轴或方向中都等于或基本上等于像素间距。
[0153]图17b示出每个像素列1728使用一个互连/凸块1724的凸块配置或方案。该配置可以用在卷帘快门操作中。与图17a的仅在纵向中的凸块间距相比，该凸块间距或方案更宽松。然而，应当注意的是，在该配置中，仍然要求凸块间距与像素间距在一个方向或维度至少相同。图17b示出多个列1728，其中每个列1728包括多个像素1726。每个像素列可以在Y方向(y轴)延伸一小段并且可以为如所示出的一个像素宽度。可以通过在每个列1728的一个末端的单个连接点读取每个像素列。尽管该配置简化了芯片结构，但是必须仍然维持紧密的公差，因为像素之间的横向(水平)距离继续限制凸块(互连)间距，这是因为互连必须不与邻近的互连接触并且必须被相应地设置尺寸。
[0154]图17c示出凸块配置,该凸块配置比图17a或图17b所示出的凸块配置甚至更宽松。在该图中，凸块间距是宽松的，并且可以通过在列1728的交替末端和相反末端增加或者引入第二互连集合1724来在像素阵列1710的每侧处理互连/凸块1724的一半。如图17c所示，第二互连集合可以与第一互连集合结合地使用，并且可以用于允许在像素阵列1710的每侧处理或者读取数据的一半。与在至少一个维度中的像素间隔相比，该配置可以允许几乎双倍的凸块间隔(互连)尺寸，这将极大地减少生产图像传感器1700的成本。在一个实施例中，每个像素列1728可以使用多个互连或凸块1724，从而可以从像素列1728的每个末端读取数据。
[0155]图18a-图18f示出具有位于基板/芯片上的错开的互连或凸块1824的像素阵列1810的实施例和配置。如上所示的，因为每个像素列1828有一个读取总线并且每个电路列有一个读取总线，并且因为读取总线从列的顶部延伸到列的底部，互连/凸块1824可以位于在列之内沿着总线的叠加路径的任何地方。为了放宽凸块间距，可以从列到列通过在下一列中(在Y方向)或向上地或向下地移动下一列凸块1824来增加凸块距离。 [0156]例如，应当明白的是，像素间距可以为大约5mm并且像素列可以为任意长度，例如在大约2mm到大约15mm之间的长度。应当注意的是，凸块间距取决于像素间距，从而像素间距将决定理想的凸块间距。例如，假设期望的凸块间距大约100mm，然后可以通过在第一列的顶部开始并且将下一列互连或凸块向下移动100mm,完成放置第一互连或凸块1824。类似地放置所有其他凸块直到线路的第20列中的互连或凸块将位于像素列的底部为止。在此时，第21列中的互连或凸块可以再次位于像素列的顶部。然后可以重复该相同模式直到像素阵列的末端为止。可以由20列X5mm=100mm水平地分离互连或凸块。在该实例中，虽然像素间距为大约5mm，但是随后将由超过IOOmm分离所有的凸块。随后可以为了生产量的目的在像素列中引入冗余度。例如，可以将所有列中的凸块翻倍(即，两个读取总线由2个互连或凸块附接)。该技术将极大地增加堆叠的生产量并且降低整个工艺的成本。
[0157]如图18a所示，可以经由第一互连1824a电气地接入像素1826的第一列1828。在一个实施例中，可以通过第二互连1824b电气地接入第二像素列1830，其中，该第二互连1824b在制造期间被放置成相对于所述第一互连1824a的错开的配置。如图所示，第二互连1824b的位置和定位可以在X和Y维度或方向都远离第一互连1824b (并且远离任何其他互连1824)的位置至少两个像素宽度。可以随后将第三互连1824c以类似的方式放置在第三像素列中，针对像素阵列1810上的N个数量的互连1824以此类推。该配置提供是像素间距的至少三倍的互连间距。应当明白的是，在标准条件下，互连间距中的增加可以大于像素间距的三倍。然而，应当明白的是，互连间距中的增加可以是上文所示的像素间距的至少三倍。
[0158]同样地，可以用基于区域的间隔而不是基于逐列的连接来实现较大的互连增加(见图和关于图3m、图3n和图3u的讨论，该讨论示出像素列长宽比6/1和电路列长宽比6/1(针对图3m)和3/2 (针对图3n)，和像素列长宽比8/1和电路列长宽比2/4 (针对图3u))。这可以用附加更多总线结构或直接读取到后续基板的使用来实现。在任何一个配置中，互连间距可以因此被描述为如下:
[。159] Im議騰(Pitch=#*歸P_2 HM*PixelPHch^
[0160]其中，N是在X方向中两个邻近的互连之间的像素的数量,并且M是在Y方向中两个邻近的互连之间的像素的数量。应当明白的是，多个互连中的每个互连可以是这样一种凸块，其中，该凸块的凸块到凸块的距离可以大于两个像素宽度或者大于四个像素宽度或者大于八个像素宽度。
[0161]在许多应用中，X方向中的NX像素间距将等于Y方向中的MX像素间距。如图18b-图18f所示，通过额外的迭代来外推的上述过程，可以容纳或者设计较大的像素阵列1810。图18b示出叠加的硅基板堆叠。在该附图中，包括像素阵列的第一基板1852被示出为覆盖在包括支持电路的支持基板1854的顶部上。为了简单和讨论起见，以虚线形式描述并且标记针对第一像素列1881的可用于放置支持电路的区域的轮廓。应当明白的是，电路列的实际区域不由虚线表示，而是可以大于、小于或等于像素列的区域。如上所讨论的，支持电路区域直接相互关联与支持电路区域对应的像素列区域。每个像素列可以为一个像素宽与六十四个像素长，并且可以具有从像素列的顶部延伸到底部的一个读取总线。在图18b中，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于一个像素单元宽乘以六十四个像素单元长。因此，图18b中的基板之间的互连1824必须落入六十四个像素单元区域之内的某个地方，以便读取那个列，这是因为沿着六十四个像素的路径叠加像素列读取总线和电路列读取总线，从而可以沿着那些六十四个像素的任何地方放置互连1824以连接读取总线。
[0162]此外，因为互连可以仅发生在像素列读取总线和支持电路读取总线叠加的地方，所以为了读取对应的像素列，互连范围是I个像素宽和64个像素长(针对该实例)，这是像素列和要连接的支持电路之间的交点。
[0163]应当注意的是，图18b中的支持电路区域的示例性长宽比示出为1/64。在那个区域之内存在用于定位或者放置互连1824的多个选项，并且随后可以由设计者选择最终的位置从而允许从互连到互连之间的期望间隔。例如，如图18b-图18f中最佳示出的，应当理解的是，在互连或凸块1824被错开的配置的实施例中，每个像素组1826可以有一个互连或凸块1824。
[0164]此外，应当注意的是，可以取决于期望的应用来利用各种读取总线架构。如上文所讨论的，可以使用较大的专用支持电路来处理通过每个互连1824所读取的数据。错开每个互连/凸块1824的位置还可以为支持电路提供相对于像素阵列1810之内每个区域或像素组的甚至更大的空间。
[0165]还应当注意的是，针对基于相同的传感器，已经用如图18b到图18f中所示出的不同支持电路的长宽比来找到多个最佳的错开配置。可以通过改变像素列和支持电路之间的交点的范围之内的互连的位置和支持电路到每个像素列的分配模式来找到最佳的配置。还应当注意的是，图18b到图18f中所示出的所有互连彼此距离超过7个像素。
[0166]在图18c中，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于两个像素单元宽乘以三十二个像素单元长。因此，基板1852和基板1854之间的互连必须落入六十四个像素单元区域中的某个地方，以便读取那个列。还应当注意的是，在该实例中的支持电路区域的长宽比为2/32。每个像素列是或者可以是一个像素宽和六十四个像素长并且可以具有从像素列的顶部延伸到底部的一个读取总线。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。此外，因为互连可以仅位于像素列读取总线和支持电路读取总线叠加的地方，所以为了读取对应的像素列，互连范围可以是一个像素宽和三十二个像素长(针对该实例)，这是连接的像素列和支持电路之间的交点。
[0167]在图18d中，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于四个像素单元宽乘以十六个像素单元长。因此，基板之间的互连必须落入六十四个像素单元区域中的某个地方，以便读取对应的像素列。应当注意的是，在该实例中的支持电路区域的长宽比为4/16。每个像素列是或者可以是一个像素宽和六十四个像素长并且可以具有从像素列的顶部延伸到底部的一个读取总线。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。
[0168]此外，因为互连仅可以位于像素列读取总线和支持电路读取总线叠加的地方，为了读取对应的像素列，互连范围可以是一个像素宽和十六个像素长(针对该实例)，这是连接的像素列和支持电路之间的交点。
[0169]在图18e中，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于八个像素单元宽乘以八个像素单元长。因此，基板1852和基板1854之间的互连1824必须落入六十四个像素单元区域中的某个地方，以便读取对应的像素列。应当注意的是，在该实例中的支持电路区域的长宽比为8/8。每个像素列是或者可以是一个像素宽和六十四个像素长并且可以具有从像素列的顶部延伸到底部的一个读取总线。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。
[0170]此外，因为互连仅可以位于像素列读取总线和支持电路读取总线叠加的地方，为了读取对应的像素列，互连范围可以是一个像素宽和八个像素长(针对该实例)，这是连接的像素列和支持电路之间的交点。
[0171]在图18f中，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于十六个像素单元宽乘以四个像素单元长。因此，基板之间的互连必须落入六十四个像素单元区域中的某个地方，以便读取对应的像素列。应当注意的是，在该实例中的支持电路区域的长宽比为16/4，该实例示出本文所公开的这些方法和装置可以提供的灵活性。每个像素列是或者可以是一个像素宽和六十四个像素长并且可以具有从像素列的顶部延伸到底部的一个读取总线。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。
[0172]此外，因为互连仅可以位于像素列读取总线和支持电路读取总线叠加的地方，为了读取对应的像素列，互连范围可以是一个像素宽和四个像素长(针对该实例)，这是连接的像素列和支持电路之间的交点。
[0173]还应当注意的是，支持电路关联到像素列的关联模式可以与图18b到图18f的支持电路到像素列的关联模式不同，并且该关联可以最终提供彼此远离的互连的最佳距离。例如，互连可以被最佳地放置为至少相距两个像素宽度、相距四个像素宽度、相距八个像素宽度或者彼此相距更多宽度。设计者可以基于下面的两个自由度来最佳确定互连可以被彼此远离地放置的距离:(I)每个列的像素数量，和(2)电路长宽比和位置。在图18b-图18f中所示出的实例中，互连1824可以被放置为彼此距离大约八个像素。然而，应当理解的是，可以在不脱离本公开的精神或范围的情况下实现其他设计。[0174]例如，如图18b所示，每个互连1824可以被放置为彼此在长度上距离八个像素并且在宽度是距离一个像素。因为每个电路列具有一个像素宽和六十四个像素长的长宽比，然后可以如图18b中所示出的，在邻近的列中彼此距离八个像素放置每个互连1824，直到达到电路1800的底部为止，在该情况中，随后将互连1824移动到下一列的顶部并且针对像素阵列1810的整个宽度继续。相反地，在图18f中，互连1824仍然被放置为彼此在长度上距离八个像素并且在宽度是距离一个像素。然而，在该实例中，电路列长宽比现在是四个像素长度和十六个像素宽度。因此，对于彼此距离至少八个像素的互连1824来说，由于长宽比仅为四个像素长度，所以必须跳过一个电路列1856b，从而互连1824维持最佳的间隔。因此，例如，在图18f中的像素阵列的左上角中(在第一列1828的第一个像素上)放置互连1824并且随后移动到下一个像素列1830并且向下计数八个像素长度，然后可以在第三个电路列1856c中放置下一个互连1824，总而言之，跳过第二个电路列1856b。可以遍及像素阵列使用该模式。然后通过位于第九像素列中的互连1824a将第二所跳过的电路列1856b连接到像素阵列，并且针对所有跳过的电路列重复该模式。因此，如所示出的，在不脱离本公开的范围的情况下可以实现最佳的互连间隔并且可以适应各种电路设计。
[0175]往回参照图7，除了与基板715或多个基板进行电通信的第一图像传感器710和第二图像传感器711之外，示出了具有多个像素阵列的成像传感器的实施例，其中，该多个像素阵列可以被配置为具有本文上文所讨论的错开的互连。对于可能在使用期间偏置两个像素阵列的三维图像获取而言，可能需要该配置。在另一个实施例中，第一像素阵列和第二像素阵列可以专用于接收电磁辐射的预先确定的波长范围，其中第一像素阵列与第二像素阵列相比专用于电磁辐射的不同波长范围。
[0176]图19示出与优化第一基板上的像素阵列有关的设计和测试方法。一个步骤可以是决定成像传感器的制造的可用的公差。然后可以处理设计并且可以针对某个标准确定凸块间距。如果需要可以随后测试、读取和重新设计模拟测试传感器。
[0177]图20示出针对给定的像素区域具有至少一个专用支持电路的实施例。多个专用支持电路2060a-2060f可以用在成像装置2000中并且可以根据本公开的原理与像素阵列2010堆叠。像素阵列2010可以包括多个像素区域2050。多个像素区域中的每个像素区域(例如，2050a-2050f)可以包括至少一个支持电路2060，该支持电路2060专用于仅处理由该支持电路2060所投身于的给定的预先确定的或限定的像素区域2050之内的多个像素2026产生的数据。例如，每个像素区域2050可以具有专用模数转换电路，该专用模数转换电路用于转换从来自相关联的像素区域2050之内的相关联的像素2026读取的模拟数据。该密切和直接关联的专用电路可以用于简化图像传感器之内的数字信号处理，由此极大地简化图像传感器之内的定时和序列化处理。该特征还可以用于控制图像传感器之内的热量生产和能量消耗。
[0178]在图21中，该图示意性地示出用于显示本公开的教导和原理的可伸缩性的大的图像传感器。每个像素列是或者可以是一个像素宽和一百二十八个像素长。注意的是，这被选择作为用于表示本公开的教导的实例，但是应当注意的是，针对列长度来说，在不脱离本公开的范围的情况下任何数量的像素是可能的并且可以被使用。还应当注意的是，针对列长度来说，像素的数量可以是偶数或者奇数并且不必是2的幂。如图所示，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于四个像素单元宽乘以十六个像素单元长。因此，基板之间的互连必须落入六十四个像素单元区域中的某个地方。此外，因为互连仅可以位于像素列读取总线和支持电路读取总线叠加的地方，为了读取对应的像素列，互连范围可以是一个像素宽和十六个像素长(针对该实例)，这是连接的像素列和支持电路之间的交点。应当注意的是，在该实例中的支持电路区域的长宽比为4/16。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。如附图所示，通过重复本文的公开的方法，甚至最新的成像传感器技术可用于这些方法。还应当注意的是，针对任何给定的像素列可以存在多个互连(2516和2518)，从而允许针对大的阵列配置的更多灵活性(例如，像素列平行处理)。
[0179]在图22中，该图示意性地示出用于显示本公开的教导和原理的可伸缩性的大的图像传感器。每个像素列是或者可以是一个像素宽和一百二十八个像素长。注意的是，这被选择作为用于表示本公开的教导的实例，但是应当注意的是，针对列长度来说，可以在不脱离本公开的范围的情况下任何数量的像素是可能的并且被使用。还应当注意的是，针对列长度来说，像素的数量可以是偶数或者奇数并且不必是2的幂。如图所示，如图中的加粗的纵向线示出的可用于支持电路放置的区域可以等于两个像素单元宽乘以三十二个像素单元长。因此，基板之间的互连必须落入六十四个像素单元区域中的某个地方。此外，因为互连仅可以位于像素列读取总线和支持电路读取总线叠加的地方，以便读取对应的像素列，互连范围可以是一个像素宽和十六个像素长(针对该实例)，这是连接的像素列和支持电路之间的交点。还应当注意的是，支持电路区域的长宽比为2/32。互连的放置选择在该区域中具有多个选项并且可以被选 择为使得允许从互连到互连的期望间隔。如附图所示，通过重复本文的公开的方法，甚至最新的成像传感器技术可用于这些方法。还应当注意的是，针对任何给定的像素列可以存在多个互连(2616和2618)，从而允许针对大的阵列配置的更多灵活性(例如，像素列平行处理)。应当注意的是，图21和图22表示相同的像素阵列，两幅图之间的唯一不同在于支持电路的长宽比已经改变(即图21中的长宽比4/16并且图22中的长宽比2/32)。
[0180]现在参照图23，将讨论具有列和子列的像素阵列2310。如图23所示，示出其中具有六列的像素阵列2310的一部分，每个列被示出从像素阵列的一部分的顶部延伸到像素阵列的底部。应当明白的是，新电路2300将具有像素阵列2310，其中，该像素阵列2310包括用于形成该阵列2310的更多的像素列(在附图中在Y方向延伸的多个像素)和行(在附图中在X方向延伸的多个像素)。为说明性目的和为了讨论和简单起见，本文仅示出有限数量的像素列和行。
[0181]像素阵列2310中的每个像素列2328可以被分成子列。子列可以被限定为小于整个像素列的列之内的多个像素并且子列电连接到像素子列总线。因此，每个像素列2328可以存在多个像素子列。每个子列可以具有如2351、2352、2353和2354所示出的接触垫片和/或互连以将第一基板上的每个子列总线电连接到位于支持基板上的相关联的或对应的电路列总线。[0182]至少一个像素列总线可以用于提供列2328中的每个像素的电连接。列2328可以被分成多个子列，其中，每个像素子列存在至少一个像素子列总线。每个子列总线可以由分隔器2362、2363、2364进行区分，分隔器可以是物理空间或间隙或者用于将像素子列和/或子列总线与另一个子列和/或子列总线电隔离的其他装置。在使用期间，可以以卷帘类型快门方式读取来自像素的数据，即从(如图23中的四个子列所示出的)每个子列中的每个像素行基本上同时地。在该配置中，可以由于经由像素子列读取总线和电路列读取总线来连接到专用电路列的大量子列以及用于将总线电连接在一起的互连而基本上减少读取时间。因此，该大量子列总线理论上可以针对整个列(该列在图23中包括四个子列)减少所示出的实施例中的读取时间(即增加读取速度)。在图23中，存在四个子列和子列总线，从而读取时间减少了 75%(速度增加了四倍)。应当明白的是，不论子列的数量或配置怎样，卷帘快门可以与其他子列同时地在每个子列的开始处逐行地进行操作，递增地读取子列中的每个像素直到该子列的末端(从位于2351、2352、2353、2354的像素行处开始同时读取像素行)。
[0183]在其他实施例中，列可以被分成任何数量的子列，列的每个划分(例如，增加子列)接近全局快门功能。如图所示，可以在每个列中错开接触垫片和互连位置。如图所示，来自标记为“A”的列的互连与来自标记为“B”的列中的互连。对于N个列来说，子列的迭代和互连错开是可能的。
[0184]现在参照图24到图26c，示出在具有子列读取功能和远距离放置的支持电路的多个基板上建立的成像传感器2400的实施例的各种视图。图24和图26示出在第一基板2410、2610上形成像素阵列2450、2650的多个像素列2452和2652和在第二基板2411、2611上的多个电路列2456、2656 (该电路列表示支持电路2470、2670)。
[0185]如图24和图24c所示,像素阵列2450可以被分成多个列和子列2452。列和子列的尺寸例如可以基于相关联的电路2470和电路列2456的尺寸。例如，像素子列2452可以为一个像素宽和“N”个像素长(在图24-图24c中,像素子列被示出为一个像素宽和六个像素长)并且电路列2456被示出为具有一个像素宽乘以六个像素长的长宽比。应当理解的是，电路列2456的尺寸和面积规定并且指导像素子列2452的尺寸，因为像素子列2452应当具有基本上与电路列2456相同的面积。像素子列2452可以通过用于将像素读取总线2430电连接到电路读取总线2440的互连2424之间的电连接直接与电路列2456相关联。这些附图示出每个像素子列2452通过读取总线2430和2440连接到该像素子列在电路列2456中的关联电路2470的实例。
[0186]这些附图还示出每个子列2452有一个读取总线2430并且每个电路列2456有一个读取总线2440。在该实施例中，电路列2456中的相关联电路2470是一个像素宽和六个像素长，但是应当理解的是，本公开可以使用任何电路列长宽比。如图24-图24c所示，这些列都已经被分成两个子列2487、2488。因此，像素列读取总线2430可以被制造成对应的像素子列读取总线2430a和2430b。像素子列2487、2488中的每一个可以首先连接到像素列总线2430a或2430b并且随后连接到支持电路2470和电路列2456，或者子列2487、2488中的每一个可以通过它们自己的互连2424a和2424b分别直接地连接到电路2470和电路列2456并且连接到相关联的电路总线2440a和2440b。
[0187]如上本文所示，每个像素子列3452可以电气地关联或者连接到一个像素子列总线2430，并且每个电路列2456可以电气地关联或者连接到一个电路列总线2440。图24a-图24c分别示出单个像素列2452的透视图、正视图和侧视图，其中，像素列2452已经分成与图24中示出的多个像素列2452和多个电路2456分离的子列2487、2488和两个相关联电路列2456。如图24a-图24c所示，每个像素列有两个读取总线2430a、2430b，其由此将列分成两个子列。两个支持电路(每个像素子列读取总线一个支持电路)。在该配置中，电路列的长宽比为6/1,像素子列的长宽比也为6/1,并且整个像素列的长宽比为12/1。
[0188]图24a-图24c还进一步示出在像素子列2487、2488的像素子列总线2430a和2430b与电路列2456之间对每个子列连接使用一个或多个互连2424的电连接。虽然可以使用一个或多个互连2424来电连接像素子总线2430a和2430b和总线2440a和2440b，但是这些附图示出互连2424可以在不脱离本公开的精神和范围的情况下位于沿着像素子总线2430a和2430b与总线2440的叠加路径的任何地方。
[0189]图25和图25a示出像素列已经被分成多个子列的可替选的实施例，每个子列具有它们自己的总线。然而，子列被示出为通过它们单个总线连接到单独的电路列。 [0190]类似于图24-图24c，图26-图26c示出被分成多个列和子列2652的像素阵列2650。列和子列的尺寸可以例如基于相关联电路2670和电路列2656的尺寸。例如，像素子列2652可以为一个像素宽和“N”个像素长(在图26-图26c中，像素子列被示出为一个像素宽和六个像素长，然而，整个列被示出为一个像素宽和十二个像素长)并且电路列2656被示出为具有两个像素宽乘以三个像素长的长宽比。应当理解的是，电路列2656的尺寸和面积可以规定并且指导像素子列2652的尺寸，因为像素子列2652应当具有基本上与电路列2656相同的面积。像素子列2652可以通过互连2624之间的电连接直接与电路列2656相关联，其中，互连2624将像素读取总线2630电连接到电路读取总线2640。这些附图示出每个像素子列2652通过读取总线2630和2640连接到该像素子列在电路列2656中关联电路2670的实例。
[0191]附图还示出每个像素子列2652有一个读取总线2630并且每个电路列2656有一个读取总线2640。在该实施例中，电路列2656中的相关联电路2670是两个像素宽和三个像素长，但是应当理解的是，本公开可以使用任何电路列长宽比。如图26-图26c所示，这些列都已经被分成两个子列2687、2688。因此，像素列读取总线2630可以被制造成对应的像素子列读取总线2630a和2630b。每个像素子列2687、2688可以首先连接到像素列总线2630a或2630b并且随后连接到支持电路2670和电路列2656，或者每个子列2687、2688可以通过它们自己的互连2624a和2624b分别直接地连接到电路2670和电路列2656并且连接到相关联的电路总线2640a和2640b。
[0192]如上文所示，每个像素子列2652可以电气地关联或者连接到一个像素子列总线2630，并且每个电路列2656可以电气地关联或者连接到一个电路列总线2640。图26a_图26c分别示出单个像素列2652的透视图、正视图和侧视图，其中，像素列2652已经分成图26中不出多个像素列2652和多个电路2656分尚的子列2687、2688和两个相关联电路列2656。如图26a-图26c所示，整个像素列存在两个读取总线。然而，如所示出的两个读取总线2630a、2630b的出现被示出为彼此不电连接的、分开并且不同的总线，从而存在将列隔成两个子列的间隔或分隔器(如上述涉及图11中讨论的)。因此，还可以存在两个支持电路和电路列读取总线(每个像素子列读取总线一个支持电路和电路列总线)。在该配置中，电路列的长宽比为3/2，像素子列的长宽比也为6/1，并且整个像素列的长宽比为12/1。[0193]图26a-图26c进一步示出在像素子列2687、2688的像素子列总线2630a和2630b与电路列2656之间使用每个子列连接一个或多个互连2624的电连接。虽然可以使用一个或多个互连2624电连接像素子总线2630a和2630b和电路列总线2640a和2640b，但是附图示出互连2624可以在不脱离本公开的精神和范围的情况下位于沿着像素子总线2630a和2630b与电路列总线2640的叠加路径的任何地方。
[0194]图26-图26c还示出基板之间的长宽比不同可以如何允许总线接触点中的灵活性。在一个实施例中，列电路总线2640已经被设计成通用AuO形状，以更均匀地占据电路列2656的区域，由此提供遍及整个电路列2656用于连接互连2624的选项。注意像素列总线2630不是大体上U形的，但是电路列总线2640可以为大体上U形的，从而可以将相同的列电路2656用于两种邻近的、但不同的像素列配置。U形的电路列总线2640a和2640b的第一分叉可以被叠加到像素子列2687和2688的读取总线2630a和2630b (如图26a所示)。位于电路列总线2640a和2640b之间的U形的电路列总线2642的第二分叉可以被叠加到下一个、邻近的像素列2652的读取总线2630 (如图26中最佳所示出的)。图26a_图26c示出从图26的像素阵列2650中取出的单个像素子列集合2687和2688。应当注意的是，因为电路列2656的长宽比被示出为两个像素宽乘以三个像素长，其是对应的像素子列2687和2688的长度的一半，并且互连2624位置选项仅为可用于像素子列长度的部分。
[0195]图26b示出，对于复杂的总线形状，沿着电路列2656中的总线2640a和2640b可以存在两条互连位置路径选项，其中，电路列2656的宽度为电路列2656所支持的像素子列2687和2688宽度的两倍。图26b示出U形的电路列总线2640b的第一分叉到像素子列2688的读取总线2630b的叠加的正视图，并且与如图26和图26a所示的总线2640b的最内层部分相反，使用总线2640b的最外层部分来放置互连321，以便将互连321到放置到下一个相邻像素列2652。
[0196]图26示出位于图26a-图26c中所示出的像素子列2687和2688的左边并且相对于该像素子列2687和2688的下一个像素子列2652。图26中所示出的下一个像素子列2652的总线2630可以电连接到如所示出的可以位于电路总线2640a和2640b之间的不同的电路总线2642。应当注意的是，因为电路列2656的覆盖区具有2个像素宽乘以3个像素长的的长宽比，所以将像素子列总线2630叠加到电路列总线2642需要大体上U形的电路列总线2642的第二分叉，以由此允许总线2642关于图26中示出的下一个像素子列2652和该像素子列对应的总线(关于子列2687)的自然匹配或者叠加。
[0197]图27示出在基板/芯片上具有错开的互连或凸块2724定位和子列的像素阵列1810的实施例和配置。如上所示，因为每个像素列2728 (或子列)有一个读取总线并且每个电路列有一个读取总线，并且因为读取总线从列的顶部延伸到列的底部，并且因为像素列可以被分成子列，每个子列具有它们自己的像素列总线，所以互连/凸块2724可以位于沿着子列总线和电路列总线的叠加路径的任何地方。在附图中，分隔器2766可以是物理空间或间隙或者用于将像素子列和/或子列总线与另一个子列和/或子列总线电隔离的某些其他装置，该分隔器可以将像素列总线分成像素子列总线。
[0198]如图27所示，像素2726的第一子列2728a可以经由第一互连2724a电连接到该第一子列对应的电路列2756，其中，该第一互连2724a连接到总线2730和2740，并且第二子列2728b由第二互连2724b以类似的方式电连接。在一个实施例中，可以通过第二子列互连集合电气地接入第二像素列，其中该第二子列互连集合已经在制造期间在子列配置中相对于所述第一列互连被定位。如所示出的，第二互连的位置或定位可以在X和Y维度或方向与第一互连的定位相距两个像素宽度。第三互连集合可以后续以类似方式定位在第三像素列中并且针对像素阵列2710上N个互连集合以此类推。
[0199]图28示出被配置为使得每个列分成两个子列并且随后错开的像素阵列。可用于放置第一像素列2881的支持电路的区域与上述所描述的像素子列配置相互关联。如上面进一步讨论的，支持电路区域直接地与该支持电路区域对应的像素列区域相互关联。在图28中，如图中的加粗的纵向线示出可用于支持电路放置的区域可以等于一个像素单元宽乘以六十四个像素单元长。此外，每个电路列可以与子列中的一个子列相互关联，或者可替选的，电路列还可以以与像素列对应的方式相互关联。
[0200]应当注意 的是，图28中的支持电路区域的示例性的长宽比被示出为1/64。在那个区域之内存在定位或者放置子列的互连的多个选项，并且随后可以由设计者选择最终的位置从而允许从互连到互连之间的期望间隔。
[0201]图29示出显示本公开的教导和原理的可伸缩性的示意性地大的图像传感器。如图所示，可用于支持电路放置的区域可以等于四个像素单元宽乘以十六个像素单元长，其如图中的加粗的纵向线示出的。如所示出的，每个用于表示像素子列的像素列可以有多个互连2916和2918，从而允许用于大的阵列配置的更多子列功能。因此，基板之间的互连必须落入子列像素单元区域中的某个地方，以便读取对应的像素列。应当注意的是，在该实例中的支持电路区域的长宽比为4/16，子列长宽比为1/64并且像素列为1/128。因此，每个像素列存在像素子列。在该实例中，如果不划分该阵列，则帧读取时间(一个卷帘周期)是划分该阵列的帧读取时间的一半。同时存在两个行地址。整个像素阵列可以作为两个独立的、自我一致的子阵列。该实施例为自身适用于支持直接对应像素子列的支持电路。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。如附图所示，通过重复本公开的方法，甚至可以将这些方法用于最新的成像传感器技术。
[0202]图30示出显示本公开的教导和原理的可伸缩性的示意性地大的图像传感器。每列多个互连3016、3018指示像素列已经被划分成子列。如图所示，可用于像素子列的支持电路放置的区域可以等于两个像素单元宽乘以三十二个像素单元长，其如图中的加粗的纵向线示出的。因此，基板之间的互连必须落入六十四个像素单元区域中的某个地方，以便读取对应的像素子列。应当注意的是，支持电路区域的长宽比为2/32。互连的放置选择在该区域中具有多个选项并且可以被选择为使得允许从互连到互连的期望间隔。如附图所示，通过重复本公开的方法，甚至可以将这些方法用于最新的成像传感器技术。
[0203]现在参照图31，将讨论具有位于内窥镜的管腔之内的图像传感器3310的内窥镜3300的实施例。如图所示，并且内窥镜3300可以包括管腔3305和手柄部分3315。在横截视图额外讨论中示出了管腔3305的尖端的I详细部分3320。在管腔的内壁之内，在管腔3305的最远侧尖端处是外透镜3328或者密封内窥镜的尖端的密封件。在一些实施例中，还可以出现额外的光元件例如棱镜或者其他透镜。恰当地配置的图像传感器3310还被设置在管腔的尖端附近。
[0204]图32a和图32b示出设置在内窥镜的管腔之内的图像传感器上的像素阵列的最大化。图32a示出设置在由内窥镜的管腔3404的内壁形成的边界之内的单片类型的图像传感器3412。为了医疗目的，管腔的内径的范围可以典型地从Imm到12mm。图像传感器3412示出由支持电路3418包围的像素阵列3415。如图所示，像素阵列在尺寸方面是极大地受限于其他电路。图32b示出如果支持电路位于如上面所讨论的第二基板之上的像素阵列之后的像素阵列的可用基板空间。
[0205]图33a、图33b、图33c示出可用于堆叠内窥镜和电路的顺序的各种实施例。图33a示出在基板层包括模数转换器、随后RF功率采集器电路和最后放大电路之前堆叠像素阵列的实施例。如图所示，密封件3507或透镜在管腔3505的远侧上。在带角度的内窥镜中，棱镜3509还可以被设置在管腔3505中。次级棱镜3512可以处于像素阵列3515前面的右侦U。模数转换器3518或者RF功率采集器电路3520可以与像素阵列3515相邻。可以在次级处理3525之前使用放大电路3522来加强信号。可以在空间限制不这么大的系统中进一步完成剩余的处理。在另一个实施例(图33b)中，紧挨着像素阵列3515放置放大电路3522，同时在更下游完成剩余的信号处理。图33c示出仅最大化的像素阵列3515位于内窥镜的管腔3505之中并且远距离地执行所有其他处理的实施例。应当注意的是，在第一基板上具有至少最优化的像素阵列的内窥镜的实施例被设想在本申请的范围之内。
[0206]图34示出设置在内窥镜的管腔3601之内的图像传感器中的两个基板的详细视图。如图所示，第一基板3602具有包括用于组成上文所讨论的像素列3608的多个像素的像素阵列。此外，如图所示，第二基板3610包含支持电路，该第二基板上的支持电路组成与该电路列对应的像素列3608对应的电路列3616。应当注意的是，每个像素列3608具有像素列总线3609并且第一基板3602上的每个像素列总线被叠加到第二基板3610上的电路列总线3622，并且两个总线通过设置在如上所讨论的两个基板之间的互连3321进行电连接。管腔内设置的图像传感器可以配置有如上文所讨论的子列总线并且可以错开如上文所讨论的互连。本公开打算将 上文所讨论的每个技术与内窥镜成像装置一起结合使用。
[0207]应当明白的是，本文所公开的结构和设备仅仅是用于优化成像传感器的实例，并且应当明白的是，用于执行与本文所公开的那些相同或等同的功能的、使用三维堆叠技术以及错开堆叠中的基板之间的互连来优化图像传感器上的像素阵列的结构、设备或系统，包括现在是已知的或者可以在将来变得可用的用于成像的那些结构、设备或者系统，旨在落入本公开的范围之内。与用于使用三维堆叠技术以及错开堆叠中的基板之间的互连来优化图像传感器上的像素阵列的装置功能相同或等同的任何事物落入本公开的范围之内。
[0208]相关领域中的那些普通技术人员将理解由本公开的特征提供的优点。例如，本公开的潜在特征在于提供成像传感器上的最优化像素阵列，这在设计和制造中是简单的。本公开的另一个潜在特征在于提供相对于全部尺寸来说具有较大像素的该成像传感器。另一个潜在特征在于使用三维堆叠技术以及错开堆叠中的基板之间的互连来提供图像传感器上的最优化像素阵列。
[0209]在前述详细说明中，为了简化公开，公开的多种特征被集合在单个实施例中。该公开的方法不被解释为反映意图使所要求的公开需要比每个权利要求中所目前地记载的特征更多的特征。相反，如所附权利要求所反映的，创造性的方案包括比单个前文所公开的实施方式的全部特征更少的特征，并且可以组合独立的实施方式中公开的各种创造性的特征以形成如所附权利要求中更完整地要求的它自己的实施方式。因此，通过参考的方式将所附权利要求并入说明书中，其中，每个权利要求自己代表本文的公开的独立的实施方式。[0210]应当理解的是，以上描述的设置仅仅是对本文的公开原理的示例性应用。在不脱离本公开的精神和范围的情况下，本领域的那些技术人员可以设计多种改进和可替换的设置，并且本文的公开意欲覆盖这些改进和设置。因此，尽管已经在附图中示出了并且在上文利用特性和细节描述了对本文的公开，但是对于本领域普通技术人员来说，在不脱离本文中阐述的原理和概念的情况下，显然可以进行多种改进(包括但不限于尺寸、材料、形状、形式、功能和延伸方式、组装 和使用上的变化)。
【权利要求】
1.一种内窥镜装置包括: 管腔； 靠近所述管腔的远侧尖端设置的成像传感器； 其中，所述成像传感器包括: 多个基板，所述多个基板至少包括第一基板和第二基板； 像素阵列，所述像素阵列位于所述第一基板上并且包括多个像素列，其中，所述多个像素列中的每个像素列的宽度被限定为一个像素宽并且长度被限定为多个像素； 多个支持电路，所述多个支持电路位于所述第二基板上并且包括多个电路列，其中，一个电路列与一个像素列对应，其中，所述多个电路列中的每个电路列被限定为具有与对应像素列的面积对应的面积； 多个总线，其中，位于所述第一基板上的每至少一个像素列具有一个像素列总线并且位于所述第 二基板上的每个电路列具有一个电路列总线； 其中，每个所述像素列总线的至少一部分与每个对应的电路列总线的至少一部分叠加，并且至少一个互连提供一个像素列总线和一个对应的电路列总线之间的电通信；以及 其中，所述至少一个互连位于一个像素列总线和一个对应的电路列总线之间的任何地方并且关于彼此叠加。
2.根据权利要求1所述的内窥镜，还包括设置在所述基板之间的多个互连，并且其中，所述多个互连相对于彼此间隔比所述像素阵列的像素间距更大的距离。
3.根据权利要求1所述的内窥镜，其中，所述第一基板和第二基板是对齐的。
4.根据权利要求1所述的内窥镜，其中，在所述第一基板上的一个所述像素列的面积基本上等于在所述第二基板上的一个所述对应的电路列的面积。
5.根据权利要求1所述的内窥镜，其中，所述第二基板具有与所述第一基板基本上相同的大小。
6.根据权利要求1所述的内窥镜，其中，在所述第一基板上的一个所述像素列的面积大于在所述第二基板上的一个所述对应的电路列的面积。
7.根据权利要求1所述的内窥镜，其中，在所述第一基板上的一个所述像素列的面积小于在所述第二基板上的一个所述对应的电路列的面积。
8.根据权利要求1所述的内窥镜，其中，一个所述像素列的长宽比与一个所述电路列的长宽比基本上近似。
9.根据权利要求1所述的内窥镜，其中，多个互连将像素列总线连接到对应的电路列总线。
10.根据权利要求1所述的内窥镜，其中，一个所述像素列的长宽比与一个所述电路列的长宽比不同。
11.根据权利要求1所述的内窥镜，其中，一个所述电路列的长宽比与一个所述像素列的长宽比相比，宽度为四倍并且长度为四分之一。
12.根据权利要求8所述的内窥镜，其中，一个所述电路列的长宽比与一个所述像素列的长宽比相比，宽度为二倍并且长度为二分之一。
13.—种内窥镜包括: 管腔；设置在所述内窥镜之内的成像传感器，所述成像传感器包括: 多个基板，所述多个基板包括第一基板和至少一个第二后续支持基板； 像素阵列； 多个互连；以及 多个支持电路； 其中，所述多个基板中的所述第一基板包括所述像素阵列； 其中，所述多个支持电路设置在远离所述第一基板设置的所述至少一个第二后续支持基板上； 其中，所述多个支持电路经由设置在所述第一基板和所述至少一个第二后续支持基板之间的所述多个互连与所述像素阵列电连接并且电通信； 其中，所述第二后续支持基板被设置为相对于待成像物体在所述像素阵列的后面； 其中，所述多个互连相对于彼此间隔比所述像素阵列的像素间距更大的距离。
14.根据权利要求13所述的内窥镜，其中，位于所述第一基板上的所述像素阵列包括多个像素列，其中， 所述多个像素列中的每个像素列的宽度被限定为一个像素宽并且长度被限定为多个像素。
15.根据权利要求14所述的内窥镜，还包括:多个支持电路，所述多个支持电路位于所述第二基板上并且包括多个电路列，其中，一个电路列与一个像素列对应，其中，所述多个电路列中的每个电路列被限定为具有与对应像素列的面积对应的面积。
16.根据权利要求14所述的内窥镜，还包括多个总线，其中，位于所述第一基板上的每至少一个像素列具有一个像素列总线并且位于所述第二基板上的每个电路列具有一个电路列总线。
17.根据权利要求16所述的内窥镜，其中，每个所述像素列总线的至少一部分与每个对应的电路列总线的至少一部分叠加，并且至少一个互连提供一个像素列总线和一个对应的电路列总线之间的电通信；以及 其中，所述至少一个互连位于一个像素列总线和一个对应的电路列总线之间的任何地方并且关于彼此叠加。
18.根据权利要求13所述的内窥镜，其中，所述成像传感器是背面照明的。
19.根据权利要求13所述的成像传感器，其中，所述像素阵列覆盖所述第一基板的基本上大部分表面。
20.根据权利要求13所述的成像传感器，其中，所述像素阵列覆盖所述第一基板的超过25%的表面。
21.根据权利要求13所述的成像传感器，其中，所述第一基板主要由硅材料制成。
22.根据权利要求13所述的成像传感器，其中，所述第一基板主要由“高阻抗”半导体材料(締化铺)制成。
23.根据权利要求13所述的成像传感器，其中，所述第一基板主要由II1-V半导体材料(砷化镓)制成。
24.根据权利要求23所述的成像传感器，其中，所述像素阵列包括多个像素列，其中，每个像素列包括多个像素； 其中，在所述像素阵列之内的所述多个像素列中的每个像素列从读取自公共原点的第一列开始被读取给总线，其中，从第一行读取第二列，其中，该第一行不同于先前关于第二列读取的像素列并且不同于后续关于第二列读取的像素列。
25.根据权利要求24所述的成像传感器，其中，所述第一行与先前读取的像素列的行位置并且与后续读取的像素列的行位置间隔至少两个行位置。
26.—种内窥镜装置包括: 管腔； 靠近所述管腔的远侧尖端设置的成像传感器； 其中，所述成像传感器包括: 多个基板，所述多个基板至少包括第一基板和第二基板； 像素阵列，所述像素阵列位于所述第一基板上并且包括多个像素列，其中，所述多个像素列中的每个像素列的宽度被限定为一个像素宽并且长度被限定为多个像素，以足以覆盖所述阵列的尺寸； 其中，所述像素列被分成像素子列，从而每个像素子列与其他像素子列电隔离； 多个支持电路，所述多个支持电路位于所述第二基板上并且包括多个电路列，其中，一个电路列与一个像素子列对应，其中，所述多个电路列中的每个电路列被限定为具有与对应像素子列的区域对应的面积； 多个总线，其中，位于所述第一基板上的每至少一个像素子列具有一个像素子列总线并且位于所述第二基板上的每个电路列具有一个电路列总线； 其中，每个所述像素子列总线的至少一部分与每个所述对应的电路列总线的至少一部分叠加，并且至少一个互连提供`一个像素子列总线和一个对应的电路列总线之间的电通信；以及 其中，所述至少一个互连位于一个像素子列总线和一个对应的电路列总线之间的任何地方并且关于彼此置加。
27.根据权利要求26所述的内窥镜，还包括设置在所述基板之间的多个互连，并且其中，所述多个互连相对于彼此间隔比所述像素阵列的像素间距更大的距离。
28.根据权利要求26所述的内窥镜，其中，所述第一基板和第二基板是对齐的。
29.根据权利要求26所述的内窥镜，其中，在所述第一基板上的一个所述像素子列的面积基本上等于在所述第二基板上的一个所述对应的电路列的面积。
30.根据权利要求26所述的内窥镜，其中，所述第二基板基本上具有与所述第一基板相同的大小。
31.根据权利要求26所述的内窥镜，其中，在所述第一基板上的一个所述像素子列的面积大于在所述第二基板上的一个所述对应的电路列的面积。
32.根据权利要求26所述的内窥镜，其中，在所述第一基板上的一个所述像素子列的面积小于在所述第二基板上的一个所述对应的电路列的面积。
33.根据权利要求26所述的内窥镜，其中，一个所述像素子列的长宽比与一个所述电路列的长宽比基本上近似。
34.根据权利要求26所述的内窥镜，其中，多个互连将像素子列总线连接到对应的电路列总线。
35.根据权利要求26所述的内窥镜，其中，一个所述像素子列的长宽比不同于一个所述电路列的长宽比。
36.根据权利要求26所述的内窥镜，其中，一个所述电路列的长宽比与一个所述像素子列的长宽比相比，宽度为四倍并且长度为四分之一。
37.根据权利要求26所述的内窥镜，其中，一个所述电路列的长宽比与一个所述像素子列的长宽比相比，宽度为二倍并且长度为二分之一。
【文档编号】A61B1/04GK103648363SQ201280032569
【公开日】2014年3月19日 申请日期:2012年5月14日 优先权日:2011年5月12日
【发明者】洛朗·布朗卡尔, 乔舒亚·D·塔尔伯特, 杰雷米亚·D·亨利, 唐纳德·M·维歇恩 申请人:橄榄医疗公司