一种数字PET系统的制作方法

本实用新型涉及医疗器械领域，更具体地涉及一种数字PET(Positron Emission Tomography,正电子发射断层成像)系统。

背景技术：

PET系统是一种非侵入式的造影设备，它通过探测活体内摄入放射性示踪剂的分布，无创、动态地评估生物体内各种器官的代谢水平、生化反应、功能活动和灌注。作为当今核医学诊断和研究的尖端技术，PET系统在肿瘤、心血管、神经系统等的早期诊断、疗效评估以及基础研究等领域有着独特的应用价值。

传统的PET系统用闪烁晶体阵列和光电倍增管组成的探头将正电子湮灭释放出的伽马光子转换为闪烁脉冲，再使用数字信号处理电路得到闪烁脉冲的能量信息和位置信息(包括晶体条的X和Y信息、晶体编号、能量有效标志等)，使用模拟信号处理电路将闪烁脉冲转换为触发信号，触发信号为方波，方波的上升沿可表示闪烁脉冲到达时间。数字和模拟信号处理电路的输出连接到符合板对采集的闪烁脉冲进行配对，过滤掉不能配对的事件，得到真实符合事件。当闪烁晶体阵列数目增多时，符合板的设计会变得相当复杂。同时，由于传统的PET系统采用了光电倍增管作为光电转换器件，光电倍增管需要上千伏特的高压驱动，供电设计复杂，体积大，成本昂贵，与磁场不兼容，信号读出电路复杂，同时使用光电倍增管实现的闪烁脉冲探头计数率不够高，计数率不够高将会直接影响图像重建的质量。

图1为根据现有技术的一种PET系统，包括以下几个部分：探头，由闪烁脉冲阵列和光电倍增管组成，用以将伽马光子转换为闪烁脉冲；数字板，对探头输出的闪烁脉冲放大、整形后进行AD转换，处理转换后的数字信号并得出探测到事件的能量及位置信息，在全局时钟的支配下多块数字板将事件的能量及位置信息送给后端的符合电路板进行符合判选；模拟板，在闪烁脉冲的511kev电子伏峰位到来之时产生一个门控使能信号，该信号为TTL方波(晶体管-晶体管逻辑集成电路，transistor-transistor logic，简称TTL)，上升沿表示闪烁脉冲到来时间，用来触发符合电路板的事件符合过程；符合电路板，用来将数字板汇总信号处理电路传入的事件信息中所发生的符合事例挑选出来，将符合事例通过TCP/IP协议或UDP协议(user datagram protocol，用户数据报协议，简称UDP协议)传输到后端数据处理系统；时钟分配装置，用来提供全局统一时钟和全局复位信号；数据处理系统，用于数据分析，图像重建和处理。这种数字PET系统的闪烁脉冲采样以及数字信号的处理在时间上是连续的，即探测器连续不断的进行闪烁脉冲采样，PET系统处理所有采集到的数据，在一段较长的时间内成像，再从成像结果里筛选出医生感兴趣的图像。

数字化的PET系统能够有效解决传统PET系统容易受环境干扰，校正困难的问题，同时引入数字信号处理技术也带来多种优势，是目前PET仪器设计的热点方向。数字PET系统使用多个探测器对闪烁脉冲进行采样，探测器采集到的数据传输到计算机，再利用相应的数据处理系统对采集的数据进行处理，筛选出符合事件，获取闪烁脉冲的时间和能量信息。

但通常情况下对临床诊疗有意义的图像只在特定的时刻出现，显然，若能够以某种生理信号为触发信号，利用触发信号出现时间区间内的数据形成器官或组织的图像，将会极大的减少数据处理量，缩短成像时间。以呼吸门控成像为例，患者的呼吸节律被转化为电生理波形(可以使用压力传感器获将胸腔收缩运动转换为电生理信号，或使用信号探针获取延髓神经信号)，该波形存在着一定的节律，波形的某处是医生感兴趣的区域，操作者可以使用PET系统仅采集该处所对应时间区间的数据，通过多次采样达到足以成像的数据量，这简化了PET成像数据处理的过程，也增强了PET成像的功能性。对于传统的PET系统而言，由于其自身模块化程度不高以及符合板的不可拓展性，重新设计硬件符合电路，使之具有门控采样的功能会带来系统结构复杂、成本上升、对于多种生理信号兼容性差的问题。

技术实现要素：

本实用新型的目的是提供用于一种数字PET系统，从而解决现有技术中PET系统无法以简洁的结构根据特定的电生理信号波形进行门控成像的问题。

为了解决上述技术问题，本实用新型的技术方案是提供一种数字PET系统，所述数字PET系统具有时钟分配装置、若干个PET探测器模块、交换机以及计算机，所述数字PET系统还包括生理信号探头，其中，所述生理信号探头与所述时钟分配装置通信连接，所述时钟分配装置与多个所述PET探测器模块通信连接，所述PET探测器模块与所述交换机通信连接，所述时钟分配装置还与所述交换机通信连接，所述交换机与所述计算机通信连接；每个所述PET探测器模块均包括闪烁脉冲探头、采集子卡以及FPGA母板，所述闪烁脉冲探头通过所述采集子卡与所述FPGA母板连接，所述FPGA母板与所述时钟分配装置通信连接，所述采集子卡包括FPGA子卡、运算放大电路以及数字-模拟转换电路，其中，所述FPGA子卡分别与所述运算放大电路和所述数字-模拟转换电路通信连接，所述运算放大电路分别与所述采集子卡以及所述闪烁脉冲探头通信连接。

根据本实用新型的一个实施例，所述时钟分配装置包括：有源晶振，所述有源晶振产生第一时钟信号；时钟板，所述时钟板具有锁相环，所述锁相环与所述有源晶振通信连接，所述锁相环接收并处理所述第一时钟信号以形成第二时钟信号；时钟扇出缓冲器，所述时钟扇出缓冲器与所述锁相环通信连接，所述时钟扇出缓冲器接收并处理所述第二时钟信号以形成同步时钟信号；轻触开关，所述轻触开关与所述时钟板连接以向所述时钟板发送复位信号，所述复位信号经过所述时钟板处理后形成同步复位信号；输入连接器，所述生理信号探头通过所述输入连接器与所述时钟板通信连接；至少两路输出连接器，所述输出连接器与所述时钟扇出缓冲器通信连接以接收同步时钟信号，所述输出连接器同时与所述时钟板连接以接收所述同步复位信号，所述时钟板通过所述输出连接器与所述FPGA母板通信连接。

根据本实用新型的一个实施例，所述闪烁脉冲探头与一个公连接器匹配，所述采集子卡的两端分别与两个公连接器匹配，与所述闪烁脉冲探头匹配的公连接器和与所述采集子卡匹配的一个公连接器之间通过一对母连接器通信连接，与所述采集子卡匹配的另一个公连接器通过对应的母连接器与所述时钟分配装置连接。

根据本实用新型的一个实施例，所述闪烁脉冲探头包括闪烁晶体阵列和硅光电倍增管，所述闪烁晶体阵列和所述硅光电倍增管之间通过耦合剂耦合，所述闪烁晶体阵列中的闪烁晶体之间通过硫酸钡涂层分隔，晶体阵列表面以锡箔纸包裹，所述硅光电倍增管进一步通过印制电路板输出信号。

根据本实用新型的一个实施例，所述FPGA母板上设置有若干个接口，所述FPGA母板通过其中的所述接口与所述采集子卡连接。

根据本实用新型的一个实施例，所述锁相环通过一单端输入引脚和一对差分输出引脚集成于所述时钟板上，所述有源晶振通过所述单端输入引脚与所述锁相环连接，所述锁相环通过所述差分输出引脚与所述时钟扇出缓冲器的差分输入端连接。

根据本实用新型的一个实施例，所述时钟扇出缓冲器以PCB差分走线形式与至少两路所述输出连接器连接。

根据本实用新型的一个实施例，所述时钟板具有时间测量模块，所述时间测量模块包括粗计时器和细计时器，所述粗计时器计算所述触发信号的粗时间，所述细计时器计算所述触发信号的细时间，所述时间测量模块根据所述粗时间和所述细时间测量所述触发信号的边沿到达时间。

根据本实用新型的一个实施例，所述细计时器为所述时钟板内部的一条输出温度码的延迟线，所述温度码包括若干个连续排列的0和1，所述细计时器根据所述0和1的排列顺序以及个数计算所述触发信号的所述边沿到达时间。

根据本实用新型的一个实施例，所述细计时器的所述延迟线包括若干个串联的全加器，所述细计时器根据所述全加器输出的温度码计算所述细时间。

根据本实用新型的一个实施例，每个所述全加器都具有两个输入端，其中一个所述输入端输入来自于所述时钟板的二进制常数，另一个输入端输入所述触发信号。

根据本实用新型的一个实施例，所述同步时钟信号和所述同步复位信号为差分电平的形式。

根据本实用新型的一个实施例，所述输入连接器为自锁紧连接器，所述自锁紧连接器包括座子和接头，所述座子与所述现场可编程门阵列芯片连接，所述接头与所述生理信号探头连接。

根据本实用新型的一个实施例，所述交换机与所述时钟分配装置的所述时钟分配装置通过千兆以太网物理层芯片和插座连接以接收所述第一时钟信号、所述第二时钟信号以及所述同步时钟信号，所述客户端与所述交换机通信连接以接收所述交换机发送的数据。

根据本实用新型的一个实施例，所述输出连接器和所述PET探测器模块均为十二个，每个所述输出连接器对应连接一个所述PET探测器模块。

根据本实用新型的一个实施例，所述PET探测器模块与所述交换机之间通过六类网线相互连接。

根据本实用新型的一个实施例，所述轻触开关包括按下和释放两种模式，当所述轻触开关被按下时，所述时钟板生成十二路复位信号。

根据本实用新型的一个实施例，所述滑动开关具有左右两个开关，当所述滑动开关被拨到左侧时，所述滑动开关向所述时钟板发送一个为单位为0的相对的低电平，所述时钟板将所述低电平反相后输出至所述时钟扇出缓冲器；当所述滑动开关被拨到右侧时，所述滑动开关向所述时钟板发送一个单位为1的相对的低电平，所述时钟板将所述高电平反相后输出至所述时钟扇出缓冲器。

根据本实用新型的一个实施例，所述数字PET系统包括多个所述时钟分配装置，其中一个所述时钟分配装置的所述滑动开关拨到左侧，作为主机；其余的所述时钟分配装置的所述滑动开关拨到右侧，作为从机；所述主机的输出连接器和所述从机的输入连接器一对一连接，所述从机的输出连接器与各个PET探测器模块连接。

根据本实用新型的一个实施例，所述数字PET系统包括多个所述时钟分配装置，其中一个所述时钟分配装置的所述滑动开关拨到左侧，作为主机；另一部分所述时钟分配装置的所述滑动开关拨到右侧，作为从机，所述从机包括第一从机和第二从机，其中，所述主机的输出连接器和所述第一从机的输入连接器一对一连接，所述第一从机的输出连接器和所述第二从机的输入连接器一对一连接，所述第二从机的输出连接器与各个PET探测器模块连接。

本实用新型提供的数字PET系统能够以特定的生理信号为触发信号进行不连续的闪烁脉冲采样，实现了门控采样的功能，使得数字PET系统只在被触发期间对闪烁脉冲采样。同时，本实用新型将触发信号输入设计为一个通用接口，触发信号可以不是生理信号，用户可使用任意信号作为触发信号，具有极强的扩展性。

本实用新型提供的数字PET系统，用数字PET探测器模块替代了现有技术中的数字板、模拟板、符合板，简化了PET系统的结构。取消符合板后，符合的步骤在计算机上完成，计算机的算法可灵活配置；本实用新型将触发信号采样的功能集成在时钟分配装置，无论数字PET系统的规模有多小，都具备完整的门控采样功能，且没有引入额外的采样装置；而且本实用新型采用模块化的设计，可以任意增减PET探测器模块的数目，并相应地改变时钟分配装置的规模，具备灵活的特性，便于维修和升级。

附图说明

图1是根据现有技术的PET系统的结构布置示意图；

图2是根据本实用新型的一个实施例的数字PET系统的结构布置示意图；

图3是根据图2的数字PET系统的PET探测器模块与时钟分配装置的连接示意图；

图4是根据图3的数字PET系统的采集子卡的连接示意图；

图5是根据图4的数字PET系统的多电压阈值测量原理示意图；

图6是本实用新型的数字PET系统的延迟线检测的原理示意图，其中延迟线检测到信号的上升沿；

图7是根据图6的数字PET系统的延迟线检测的原理示意图，其中延迟线检测到信号的下降沿；

图8是根据图7的数字PET系统的时间测量模块的测量原理示意图；

图9是根据图1的数字PET系统的时钟分配装置的连接示意图；

图10是本实用新型的数字PET系统的触发信号边沿到达时间测量示意图；

图11是根据本实用新型的一个实施例的数字PET系统的时钟分配装置的单板工作原理示意图，其中级联级数为2；

图12是根据本实用新型的另一个实施例的数字PET系统的闪烁脉冲采样的原理示意图。

具体实施方式

以下结合具体实施例，对本实用新型做进一步说明。应理解，以下实施例仅用于说明本实用新型而非用于限制本实用新型的范围。

图2为根据本实用新型的一个实施例的数字PET系统的结构布置示意图，由图2可知，本实用新型的数字PET系统包括时钟分配装置1、生理信号探头2、若干个PET探测器模块3、交换机4以及计算机5，其中，生理信号探头2和时钟分配装置1通信连接，时钟分配装置1与多个PET探测器模块3通信连接，PET探测器模块3通过网线与交换机4通信连接，时钟分配装置1同时与交换机4通信连接，交换机4与计算机5通信连接。

具体地，生理信号探头2和时钟分配装置1之间通过输入连接器(图9)通信连接。在时钟分配装置1工作时，生理信号探头2将待测生物体的电生理信号实时地转换为触发信号s，触发信号s是单路方波信号，只有低电平和高电平两种状态，触发信号s进一步通过输入连接器发送至时钟分配装置1中的现场可编程门阵列芯片。时钟分配装置1通过输出连接器(图9)与多个PET探测器模块3进行数据传输，具体地，每个PET探测器模块3上设置两条线路以分别用于同步时钟信号、同步复位信号的传输，这些线路和时钟分配装置1上的输出连接器匹配，即线路、输出连接器的型号相同且线缆配套，每根线缆可集成两条线路，从而使得一个输出连接器仅通过一根线缆对应连接一个PET探测器模块3。PET探测器模块3与交换机4之间可通过六类网线连接以传输数据。

图3为根据图2的数字PET系统的PET探测器模块3与时钟分配装置1的连接示意图，由图3可知，本实用新型的数字PET系统中包括多个PET探测器模块3，每个PET探测器模块3均包括闪烁脉冲探头31和采集子卡32，其中，闪烁脉冲探头31与一个公连接器33匹配，采集子卡32的两端分别与两个公连接器33匹配，与闪烁脉冲探头31匹配的公连接器33和与采集子卡32匹配的一个公连接器33之间通过一对母连接器34通信连接。进一步由图3可知，本实用新型的数字PET系统中还包括FPGA(Field-Programmable Gate Array，现场可编程门阵列，简称FPGA)母板11，FPGA母板11上设置有若干个接口，比如FPGA下载接口341、其它接口114、全局时钟和复位输入接口115、温度传感器接口116、EEPROM芯片接口117以及FLASH接口118，FPGA母板11通过网络物理层芯片112与RJ45(registered jack，RJ45是标准8位模块化接口的简称)插座113连接，同时，与采集子卡32匹配的另一个公连接器33通过对应的母连接器34分别与FPGA母板11连接，FPGA下载接口341通过该母连接器34与FPGA母板11连接，同时，FPGA母板11通过全局时钟和复位输入接口115与时钟分配装置1连接。

在本实用新型的实施例中，采集子卡32和FPGA母板11之间、闪烁脉冲探头31和采集子卡32之间都以公、母连接器(即连接器对)相连，公、母连接器可设计为插头插座的形式，一方面通过公、母连接器保证信号的传输和供电，另一方面通过公、母连接器的模块化设计更加便于组件的维修和升级。

在本实用新型的实施例中，闪烁脉冲探头31包括闪烁晶体阵列、SiPM(硅光电倍增管)、读出电路，闪烁晶体阵列和SiPM之间通过耦合剂(比如硅脂)进行耦合，闪烁晶体阵列表面以锡箔纸包裹，各个单元之间以硫酸钡涂层隔离，SiPM进一步通过印制电路板输出信号，其工作原理为：放射性同位素衰变时放出的伽马光子被闪烁晶体阵列中的闪烁晶体捕获，闪烁晶体将伽马光子转换为可见光子，可见光子传导至SiPM并且被SiPM捕获，从而将可见光子转换为电流信号输出，电流信号经读出电路处理，变成一个上升沿陡峭、下降沿符合指数规律的电压脉冲信号，该信号的幅值和晶体阵列的光输出量有关，在数个毫伏到数十个毫伏之间。闪烁脉冲信号通过公、母连接器对连接到采集子卡32，采集子卡32对闪烁脉冲信号进行数字化采样，然后进一步通过公、母连接器对输入到FPGA母板11。

图4是根据图3的数字PET系统的采集子卡的连接示意图，由图4可知，本实用新型中的采集子卡32包括FPGA子卡321、运算放大电路322以及数字-模拟转换电路323，其中，FPGA子卡321分别与运算放大电路322和数字-模拟转换电路323通信连接，运算放大电路322与采集子卡32一端的一个公连接器33连接，并通过该公连接器33与闪烁脉冲探头31通信连接。来自闪烁脉冲探头31的闪烁脉冲信号经过运算放大电路322的放大，幅值提高到数百毫伏。FPGA子卡321上包括多个引脚，运算放大电路322和数字-模拟转换电路323分别通过这些引脚与FPGA子卡321通信连接。另外，FPGA子卡321的另外一些引脚还分别与温度传感器116、EEPROM芯片以及FLASH芯片连接，FPGA子卡321的另外一端通过公连接器33和母连接器34与FPGA母板11通信连接。

闪烁脉冲信号的形状通常具备一定规律，比如具有相对快速的上升沿和相对缓慢的下降沿，此类闪烁脉冲信号采样不宜进行密集的等间隔采样(即传统的ADC，analog-to-digital converter，模数转换采样方法)。本实用新型中采集子卡采样采用的是多电压阈值(MVT，multi-voltage threshold)采样方法，MVT采样方法设定了一些呈梯度分布的电压阈值，由于电压阈值是已知的，测量闪烁脉冲达到电压阈值时对应的时间即可得到完整的电压-时间采样信息，通过调节电压阈值的大小可改变采样间隔，在已知闪烁脉冲形状的前提下，通过这些采样点可还原出闪烁脉冲的形状。MVT方法的原理示意图如图5所示，电压阈值即预设的参考电压值，在实际采样的过程中，采集子卡只将时间点t1-t8的测量结果发送到计算机进行处理。

在采集子卡32中，FPGA子卡321的部分引脚被配置为LVDS(Low Voltage Differential Signaling,低电压差分信号，LVDS是一种差分电平标准)电平标准。区别于传统的一根信号线一根地线的做法，LVDS使用两根分别为P端和N端的信号线传输一路信号，当P端电平比N端电平高时，信号为1，反之信号为0。放大后的闪烁脉冲信号连接到FPGA子卡321的LVDS引脚的P端，数字-模拟转换电路323的输出连接到FPGA的LVDS引脚的N端，FPGA子卡321对数字-模拟转换电路323进行编程，设定数字-模拟转换电路323输出的电压值大小，作为预设的参考电压值。因采集子卡32的参考电压值(或电压阈值)的数目为4，故每一路闪烁脉冲信号采样时对应4对LVDS引脚，具体对应关系为：放大后的闪烁脉冲信号一分为四，连接到4对LVDS引脚的P端，数字-模拟转换电路323输出四个呈梯度的参考电压值，连接到4对LVDS引脚的N端。每一路闪烁脉冲信号在经过LVDS引脚输入FPGA子卡321后，都被转换为4路方波，方波的上升沿上可表示闪烁脉冲信号由低到高翻转过参考电压值的时间，如图5中的t1-t4所示；方波的下降沿上可表示闪烁脉冲信号由高到低翻转过参考电压值的时间，如图5中的t5-t8所示。

进一步地，本实用新型中的采集子卡32和FPGA母板11可集成于同一块FPGA板中，此时，采集子卡32使用FPGA内部的逻辑单元组成时间-数字转换器，时间-数字转换器用于测量来自于生理信号探头2的触发信号s的边沿到达时间(包括上升沿和下降沿)并输出，并以此判断触发信号何时为高，何时为低，最终据此筛选成像数据。

时间-数字转换器由一个粗计数器和一个细计数器组成。将粗计数器输出的值和细计数器输出的值按一定的关系合并，就可以得到触发信号s的边沿到达时间。具体地，粗计数器由一个时钟信号驱动，每过一个时钟周期，粗计数器输出的计数值加1，将当前的计数值乘以一个时钟周期可得到当前的粗时间。当触发信号s的边沿到来时，时间-数字转换器记录下此刻粗计数器输出的计数值，并记为N。若时钟周期记为Tc，那么触发信号s的边沿到达的粗时间可以表示为N*Tc。粗计数器的时间测量精度是以时钟周期为单位的，但对于FPGA而言，时钟信号的频率不能无限制提高，若要进一步提高时间测量精度，就需要引入细计数器。细计数器的实现基于一条输出温度码的延迟线，温度码包括若干个0和1，延迟线上的温度码的特点是一侧全是0，另一侧全是1，0和1的数目存在此消彼长的关系，并且0的数目和1的数目之和等于温度码的总长，比如，1110000为由3个1和5个0组成的一段温度码，0和1的交界代表待测信号的边沿，通过数0或1的个数，再乘以每个0或1代表的时间长度，就能计算出待测信号的边沿在延迟线上传输的细时间。因此，触发信号s的边沿到达时间就等于粗时间与细时间之和。借助延迟线，时间-数字转换器的时间测量精度可以提高到优于100皮秒。

具体在本实用新型中，如图6所示，时钟分配装置使用FPGA上的逻辑单元组成延迟线，延迟线的本质是由若干个全加器324组成的串行加法器，每个全加器324都有进位输入和输出的端口，这些端口首尾相连，上一级全加器324的进位输出连接到下一级全加器324的进位输入。为了描述的方便，图6中示出的为一个位宽8比特的串行加法器，该串行加法器具有两个输入111和222，其中一个输入111设为8位二进制常数11111111，另一个输入222为数字化后的待测信号(比如触发信号s)，不足8比特的部分用0补齐。当待测信号的上升沿到来时，待测信号的数字电平从0变到1，串行加法器的计算结果不是立刻变为全0，首先离待测信号最近的那个全加器324的计算结果变成0，然后这个全加器324的进位信号由0变成1并传递到下一级；随后位于第二级的全加器324的计算结果变成0，其进位信号由0变成1，再传递到下一级，以此类推。进位信号的传递需要时间，从第n级全加器产生进位信号到第n+1级全加器产生进位信号间隔的时间通常小于100皮秒，且进位信号每传递一级，温度码包含0的个数就加1。

同理，当待测信号的数字电平从1变到0时，串行加法器的计算结果不是立刻变为全1，首先离待测信号最近的那个全加器324的计算结果变成1，其进位信号由1变成0并传递到下一级，直到所有的全加器324的计算结果都变成1，如图7所示。

时间-数字转换器使用一个时钟信号(和粗计数器的时钟信号相同)采样延迟线输出的温度码。当某一时刻温度码的最高位(MSB)一侧是1，最低位(LSB)一侧为0时，表明信号的上升沿被探测到，统计延迟线上输出的温度码中0的个数作为细计数的数值。当某一时刻温度码的最高位(MSB)一侧是0，最低位(LSB)一侧为1时，表明信号的下降沿被探测到，统计延迟线上输出的温度码中1的个数作为细计数。对于图6和图7中所示的8位温度码，温度码包含的1或0的个数是0到8，可以用一个4比特的二进制数表示，但在本实用新型实际的实现过程中，时间-数字转换器使用128位温度码，温度码包含的1或0的个数是0到128，用一个8比特的二进制数表示。上述温度码到细计数的转换过程由编码器完成。

对于每个触发信号s的边沿，时间-数字转换器都会给出一个粗计数和细计数。如图8所示，触发信号s的边沿到达时间T＝Tc×N-To×M，其中，粗时间为Tc×N，细时间为To×M；Tc为一个时钟周期，是已知值；N是粗计数的计数值；To是延迟线上每一级温度码进位的平均时间；M是细计数的计数值。

延迟线上每一级温度码进位的平均时间To可预先通过校正步骤得到。由于细计数是每隔一个时钟周期锁存一次，所以细计数代表的细时间最大是一个时钟周期。因此，向延迟线输入足够多的和时钟信号不相关的随机信号，统计得到的温度码，找出其中最大的细计数值。再用一个时钟周期除以这个最大的细计数值就可以得到延迟线上每一级温度码进位的平均时间To。

采集子卡32通过若干根数据线传输数据，其中，一根数据线传输数据有效位，一根数据线传输同步时钟信号，两对符合差分电平标准的数据线接收来自时钟分配装置1的全局时钟信号和全局复位信号，这些数据线先分别和对应的公、母连接器的端子相连，再通过公、母连接器的端子以及FPGA母板11与时钟分配装置1相连。

FPGA母板11上的FPGA起到数据校验、处理、转发和指令处理的作用。来自采集子卡32的数据被FPGA母板11上的FPGA接收，最终通过网络接口传输到外界的计算机。网络接口的物理层包括网络物理层芯片112、带磁性变压器的六类RJ45插座113和六类网线，可以10兆、100兆或1000兆比特/每秒三种速率工作。来自计算机的指令也可以通过网络接口传输到FPGA母板11上的FPGA，FPGA根据指令内容执行不同的操作，如设定电压阈值，获取板上实时温度等，并返回相应的参数。

采集子卡和母板上都具有一些必须的外围电路来使得各自的FPGA正常运行。外围电路包含有一片符合SPI(Serial Peripheral Interface，串行外设接口)协议，容量不小于64兆比特的闪存芯片用以存储FPGA的固件程序，一片EEPROM(electrically erasable programmable read-only memory，电可擦可编程只读存储器)芯片117用以存储采集子卡的参数，一片温度传感器芯片用以实时地检测采集子卡的温度，这些都属于本领域的常规技术手段，在此不再。

图9为根据图1的数字PET系统的时钟分配装置的连接示意图，由图9可知，本实用新型的时钟分配装置1包括一时钟模块，该时钟模块包括有源晶振13、时钟板18、时钟扇出缓冲器17、轻触开关40、输出连接器70和输入连接器50，其中，时钟板18上设置有锁相环12和时间测量模块，有源晶振13与锁相环12通过时钟板18的一个引脚连接，有源晶振13产生第一时钟信号a并将该第一时钟信号a发送至锁相环12；锁相环12通过时钟板18的一对差分输出引脚连接至时钟扇出缓冲器17的一对差分输入端，锁相环12接收第一时钟信号a后进行倍频、分频处理并形成第二时钟信号b，该第二时钟信号b为低压差分信号(Low-Voltage Differential Signaling，LVDS)的形式，锁相环12将该第二时钟信号b发送至时钟扇出缓冲器17；锁相环12同时与时间测量模块连接，锁相环12同时可将第一时钟信号a转换为第三时钟信号c发送至时间测量模块；轻触开关40与时钟板18通过一对引脚连接，轻触开关40在按下和释放时，轻触开关40的输出可在相对的高、低电平f之间切换，FPGA母板11可通过锁相环12接收的第一时钟信号a对轻触开关40输出的高、低电平f进行采样；之后，时钟板1811内部的相应逻辑产生十二路复位信号，这些复位信号通过时钟板18的引脚以第二低压差分信号n的形式输出至十二个输出连接器70；输入连接器50与时间测量模块通信连接，生理信号探头2产生的触发信号s通过输入连接器50进入时钟板18的时间测量模块；时钟扇出缓冲器17以PCB差分走线形式与至少两路输出连接器70通信连接，时钟扇出缓冲器17根据第二时钟信号b形成同步时钟信号e并将同步时钟信号e通过输出连接器70输出，输出连接器70与FPGA母板11上的全局时钟和复位输入接口115连接以传递同步时钟信号或同步复位信号；

值得注意的是，在图9的实施例中，锁相环12集成于时钟板18上，锁相环12连接于时钟板18的单端输入引脚和一对差分输出引脚之间，有源晶振13通过单端输入引脚与锁相环12连接，锁相环12通过差分输出引脚与时钟扇出缓冲器17的其中一对差分输入端连接，从而使得锁相环12可向时钟扇出缓冲器17输出第二时钟信号b。

在图9的实施例中，本实用新型的时钟分配装置1还包括其他接口114(图3)，比如千兆以太网口80和串口90，其中，千兆以太网口80和串口90分别与现场可编程门阵列芯片通信连接，时钟模块通过千兆以太网口80和串口90与客户端通信连接，从而使得用户通过配套的上位机软件，可从客户端发送指令到时钟模块，实时地修改锁相环12的参数，达到修改时钟信号的频率、相位、占空比等参数的目的。千兆以太网口80和串口90与时钟板18之间的通信连接可通过任意形式完成，比如，通过现场可编程门阵列芯片的若干引脚先连接至通讯芯片，然后再由通讯芯片连接至千兆以太网口和串口，在此不再赘述。

本实用新型的时钟分配装置具有两种工作模式：主机模式和从机模式。下面结合附图2、图9、图11和具体实施例对本实用新型的时钟分配装置的工作模式进行详细说明。

(一)主机模式

时钟信号的生成和输出：

有源晶振13产生一个频率为50MHz的第一时钟信号，该第一时钟信号通过引脚输入锁相环12，锁相环12对该时钟信号进行倍频、分频的处理，之后通过时钟板18的一对差分输出引脚以及第一时钟扇出缓冲器17的一对差分输入端以LVDS差分电平的形式输出至第一时钟扇出缓冲器17。在主机模式下，滑动开关14被拨到左侧，输出一个为单位为“1”的相对的高电平，该高电平通过引脚输入时钟板18，该高电平再从另一对引脚输出至第一时钟扇出缓冲器17，把第一时钟扇出缓冲器17的选通引脚的电平拉高。第一时钟扇出缓冲器17把来自锁相环12的时钟信号扇出为十二路，以LVPECL差分电平的形式输出，再经过一些端接电阻和电容，最后通过严格的PCB(印制电路板)差分走线连接到十二个输出连接器70。同时，时钟分配装置可通过图中的串口90和千兆以太网口80和PC通信。用户使用配套的上位机软件，从PC发送指令到时钟模块，实时地修改锁相环的参数，从而达到修改时钟信号的频率、相位、占空比等参数的目的。

复位信号的生成和输出：

由于锁相环12被集成于时钟板18上，时钟板18可锁存锁相环12输出的第一低电压差分信号的上升沿。当轻触开关40被按下时，该上升沿从高电平变成低电平，通过时钟板18内部的相应逻辑产生十二路复位信号。这些复位信号通过时钟板18的引脚，以LVDS电平的形式输出，复位信号再经过一些端接电阻和电容，最后通过严格的PCB差分走线连接至十二个输出连接器70。用户也可以使用配套的上位机软件，从PC发送复位指令到时钟模块。复位指令包括复位时长，因此复位时长是可以自定义的。

触发信号的处理：

时钟分配装置1使用时间-数字转换器测量触发信号在低电平和高电平之间转换的时间，时间-数字转换器的原理在上文已经详细描述。如图10所示，每个事件由两个相邻的上升沿和下降沿组成，p1和q1合在一起代表一段触发电平，作为一个事件从以太网口输出。计算机接收到时钟分配装置1发送的触发信号s的边沿到达时间信息，恢复出触发信号s的形状，筛选出触发信号s为高的时间段对应的探测器数据。

(二)从机模式

时钟信号的输出：

来自主机的时钟信号经过图9中的输入连接器50，连接到第二时钟扇出缓冲器60并且扇出为两路，其中一路通过差分输入端连接到第一时钟扇出缓冲器17，另外一路连接到时钟板18的全局时钟输入引脚。在从机模式下，滑动开关14被拨到右侧，输出一个单位为“0”的相对的低电平，该低电平通过引脚输入时钟板18，再从另一个引脚输出至第一时钟扇出缓冲器17，把第一时钟扇出缓冲器17的选通引脚的电平拉低。第一时钟扇出缓冲器17把来自第二时钟扇出缓冲器60的时钟信号扇出为十二路，以LVPECL差分电平的形式输出，再经过一些端接电阻和电容，最后通过严格的PCB差分走线连接到十二个输出连接器70。在从机模式下，时钟分配装置不具备独立输出时钟信号的能力。

复位信号的输出：

来自主机的复位信号经过输入连接器50后，通过引脚发送至从机的时钟板18，时钟板18用第二时钟扇出缓冲器60输入的时钟信号锁存该复位信号，然后在时钟板18内部经过相应逻辑处理后产生十二路复位信号，以LVDS差分电平的形式输出。复位信号通过FPGA芯片的引脚，再经过一些端接电阻和电容，最后通过严格的PCB差分走线发送至输出连接器70。在从机模式下，时钟分配装置不具备独立输出复位信号的能力。

再如图2所示，当同时工作的PET探测器模块3的数量小于12时，本实用新型的PET系统仅包括一个时钟分配装置1。单个时钟分配装置1包括十二个输出连接器70，当滑动开关14在左侧时，单个时钟分配装置1自身足以提供十二路同步时钟/复位信号的输出。每个输出连接器70有两对引脚，由于时钟信号和复位信号都以差分电平形式输出，因此一对引脚用于输出时钟信号，另一对引脚用于输出复位信号。每个PET探测器模块3上都有一个用于同步时钟/复位信号的输入连接器，该输入连接器和时钟分配装置1上的型号相同，并且有配套的线缆。在PET探测器模块3正常工作时，时钟分配装置1输出的时钟信号通过线缆不间断地发送到PET探测器模块3，驱动其内部的时序逻辑工作，复位信号一直维持在相对的高电平。当初始化PET探测器模块3的工作状态时，复位信号切换为低电平，从而复位PET探测器模块3内部的时序逻辑。

进一步地，如图11所示，根据本实用新型的另一个实施例，当同时工作的PET探测器模块201的数量大于12时，单个时钟分配装置的输出能力已不足以满足需求。此时，PET系统包括多个时钟分配装置的级联，此处的级联是指一种连接方式，即主机的输出连接到从机的输入。每个时钟分配装置上均预留一个用于同步时钟/复位信号输入的输入连接器，该输入连接器和用于输出的输出连接器的型号相同。当同时工作的PET探测器模块103的数量大于12小于等于144时，需要两级级联。其中，取一个时钟分配装置110，将其滑动开关拨到左侧，作为主机；其余的时钟模块111、112、113的滑动开关拨到右侧，作为从机。将主机110的输出连接器和从机111、112、113的输入连接器用线缆一对一连接，然后将从机111、112、113的输出连接器连接至各个PET探测器模块103的输入连接器，如图3中实线箭头所示。在PET探测器模块103正常工作时，主机110输出的时钟信号通过线缆不间断地发送至从机111、112、113，再经由从机111、112、113通过线缆不间断地发送至各个PET探测器模块103。在PET探测器模块103正常工作时，复位信号一直维持在相对的高电平，当初始化PET探测器模块103的工作状态时，复位信号切换为低电平，以复位PET探测器模块103内部的时序逻辑。

更进一步地，根据本实用新型的又一个实施例，当同时工作的PET探测器模块的数量大于144时，两级级联组成的时钟分配装置的输出能力已不足以满足需求，此时需要相应地增加级联，比如三级级联，可支持最多1728个PET探测器模块，完全能够满足搭建临床PET的需求。具体地，取一个时钟分配装置，将其滑动开关拨到左侧，作为主机；其余的六个时钟分配装置的滑动开关拨到右侧，作为从机，其中三个时钟分配装置作为第一从机，另外三个时钟分配装置作为第二从机，主机的输出连接器和第一从机的输入连接器采用线缆一对一连接，第一从机的输出连接器和第二从机的输入连接器采用线缆一对一连接，第二从机的输出连接器连接到各个PET探测器模块的输入连接器。在PET探测器模块正常工作时，主机输出的时钟信号通过线缆不间断地发送到从机，再经由从机通过线缆不间断地发送到PET探测器模块。在PET探测器模块正常工作时，复位信号一直维持高电平，当初始化PET探测器模块的工作状态时，复位信号切换为低电平，以复位PET探测器模块内部的时序逻辑。本领域技术人员应当理解的是，本实用新型中的级联可继续增加至所需的通道数量，并不局限于三级级联，若级联级数是n，时钟分配系统可驱动的PET探测器模块的最大数目是m，则m＝12ⁿ。

(三)对数字化PET探测器输出数据的筛选

本实用新型的时钟分配装置1与生理信号探头2之间通过输入连接器50连接。该输入连接器50可采用一对自锁紧连接器(self-locking connector)，自锁紧连接器包括座子和接头，座子安装于时钟分配装置1一侧，接头安装于生理信号探头2的一侧，将自锁紧连接器的接头沿轴向推入座子，自锁紧连接器内部的卡口啮合在一起，即可将接头和座子连接起来；按压接头的两侧，将自锁紧连接器的接头推出，即可断开连接。输入连接器50保证了生理信号探头2和时钟分配装置1之间的牢固连接，也方便了生理信号探头2的拆卸和升级。在输入连接器50的型号确定的前提下，用户可为不同应用场景设计可插拔的生理信号探头2。

在时钟分配装置1工作时，生理信号探头2将待测对象的电生理信号实时地转换为触发信号s，触发信号s是单通道的方波信号，只有相对的高电平和低电平两种状态。当特定的电生理信号，如心电、脑电、肌电信号出现时，生理信号探头2输出的触发信号s变为高电平，其它情况下触发信号s维持低电平状态。触发信号s通过输入连接器50连接到FPGA母板11的时间测量模块，FPGA母板11的时间测量模块接收并处理该触发信号s。触发信号s为符合LVDS电平标准的任意信号，比如信号发生器产生的门控信号。在触发信号s为高电平的时间区间内，PET探测器模块3采集的数据有效，在触发信号s为低电平的时间区间，PET探测器模块3采集的数据无效。

在PET探测器模块3正常工作时，时钟分配装置1输出的同步时钟信号通过输出连接器和线缆不间断地发送到PET探测器模块3，驱动PET探测器模块3内部的时序逻辑工作。同步复位信号在PET探测器模块3工作时维持高电平，只有在需要初始化PET探测器模块的工作状态时，同步复位信号才会转变为低电平，以复位PET探测器模块内部的时序逻辑，同步复位信号在持续一段时间后被释放，随后又变为高电平。如果和时钟分配装置1连接的PET探测器模块的数目大于1，在经历了同步复位信号的“高-低-高”的变化过程后，多个PET探测器模块之间会达到同步。

PET探测器模块连续不断的向交换机4传递数据，交换机4连续不断的向客户端5传送数据，客户端接收到时钟分配装置发送的的触发信号s的边沿到达时间信息后，恢复出触发信号s的形状，筛选出触发信号s为高电平的时间段对应的PET探测器模块采集到的数据，再使用筛选出来的数据成像。

本实用新型中使用的交换机具有若干个万兆多模光纤的插口和若干个千兆以太网口用以转发来自PET探测器模块、时钟分配装置以及计算机的数据。PET探测器模块和时钟分配装置都有各自的IP地址和MAC地址，它们通过六类双绞线和交换机的千兆以太网口相连，建立速率为1000Mbps的本地网络连接。计算机具有一个万兆光纤网络适配器和若干个万兆多模光纤的插口，交换机和计算机均使用SFP(Small Form Pluggable)光模块，通过多模光纤连接。在数字PET系统工作时，PET探测器模块采集的闪烁脉冲数据和时钟分配装置采集的触发信号数据通过六类双绞线发送到交换机，由交换机通过SFP光模块和多模光纤转发到计算机。计算机处理用户指令，封装成数据包，通过计算机上的万兆光纤网络适配器和多模光纤将指令数据包按照TCP/IP协议或UDP协议发送到交换机，交换机再将指令数据包转发至PET探测器模块或时钟分配装置。

该时钟分配装置持续不断地输出多路同步时钟信号，每一路同步时钟信号都连接到一个数字化PET探测器模块，用以驱动数字化PET探测器模块内部的时序逻辑，使PET探测器模块正常工作。时钟分配装置也可输出多路同步复位信号，每一路同步复位信号同样连接到一个数字化PET探测器模块，但同步复位信号并不是持续的，在需要初始化PET探测器模块的工作状态时复位信号才出现，所有PET探测器模块的内部计时器在同步复位信号的作用下清零，数据缓存清空。同步复位信号消失后，所有PET探测器模块重新开始工作，PET探测器模块的时间轴对齐，进入同步状态。

多路时钟分配装置为数字化PET系统提供了基准时钟，时钟分配装置自身也以该时钟为参考，记录下特定的电生理信号出现的时间，再将这些时间信息传输到客户端，客户端根据这些时间信息对数字化PET探测器模块采集到的数据在时间轴上进行筛选，只保留电生理信号出现的时间区间的数据，PET系统仅处理筛选后的数据即可得到感兴趣的图像，这大大提高了成像的效率。

另外，本实用新型中的数字PET系统包括若干个PET探测器模块，其规模可通过增减数字PET探测器模块的数目和时钟分配装置的数目来任意改变；本实用新型中的数字PET系统的PET探测器模块包括探头、采集子卡以及FPGA母板，探头和采集子卡通过连接器和FPGA母板连接，多个探头可连接至同一个FPGA母板上，多个子卡可连接至同一个FPGA母板上。本实用新型中的数字PET系统的PET探测器模块优选使用硅光电倍增管(SiPM)将伽马光子转换为闪烁脉冲，使用时间-数字转换器获取闪烁脉冲信号的时间和电压信息。采用硅光电倍增管(SiPM)阵列读取闪烁脉冲，对SiPM阵列的每个单元分别进行读出，最大计数率相比现有PET系统会有显著提高。现有PET系统通常采用通道复用的方式，比如36通道的SiPM阵列最后合并成一路，分时读出信号，如此虽然减少了硬件成本但降低了计数率，尤其是在射源活度高的时候。

本实用新型提供的数字PET系统，用数字PET探测器模块替代了现有技术中的数字板、模拟板、符合板，简化了PET系统的结构。取消符合板后，符合的步骤在计算机上完成，计算机的算力和算法都可灵活配置；本实用新型将触发信号采样的功能集成在时钟分配装置，无论数字PET系统的规模有多小，都具备完整的门控采样功能，且没有引入额外的采样装置；而且本实用新型采用的触发信号输入是一个单通道的方波信号，只要符合该标准的信号均可作为触发信号。本实用新型采用模块化的设计，可以任意增减PET探测器模块的数目，并相应地改变时钟分配装置的规模，具备灵活的特性，便于维修和升级。

另外，在本实用新型中，数字PET探测器模块的闪烁脉冲采样部分可替换成数字采样电路加恒比定时甄别器的结构，如图12所示。首先，闪烁脉冲输入数字PET探测器模块，数字采样电路对闪烁脉冲放大、整形后进行AD转换，FPGA母板处理转换后的数字信号并得出探测到事件的能量信息。恒比定时甄别器在闪烁脉冲的511kev电子伏峰位到来之时产生一个触发信号，该信号为TTL方波，上升沿表示闪烁脉冲到来的时间，FPGA母板测量该信号的上升沿到达时间，探测到事件的时间信息。数字PET探测器模块将事件的能量、位置、时间信息传输到计算机，进行图像重建和处理。

除此之外，PET系统的一些组件可以用以下方案替换：数字PET探测器模块和时钟分配装置的FPGA母板可用CPLD(Complex Programmable Logic Device，现场可编程门阵列)母板替代；时间-数字转换器可以不使用FPGA的LE(Logic elements,Altera Cyclone系列低端FPGA的基本逻辑单元)实现，可以使用FPGA的Carry4(Xilinx FPGA具备的算术单元)实现，或使用单独的时间-数字转换器芯片；触发信号输入的电平标准可以是除了LVDS外的其它任意电平。

以上所述的，仅为本实用新型的较佳实施例，并非用以限定本实用新型的范围，本实用新型的上述实施例还可以做出各种变化。即凡是依据本实用新型申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本实用新型专利的权利要求保护范围。本实用新型未详尽描述的均为常规技术内容。