显示装置的制作方法

专利名称：显示装置的制作方法
技术领域：
本发明涉及具有根据串行数据驱动多个电极的数据驱动器的显示装置。
背景技术：
使用PDP(液晶显示板)的等离子显示装置，具有可薄型化和大屏幕化的优点，并正在进行开发中(例如参考日本国专利公开2002-156941号公报)。
在PDP中在垂直方向排列多个数据电极，在水平方向排列多对扫描电极和保持电极，并且在它们的交点形成放电单元。由数据驱动器驱动多个数据电极。
对数据驱动器供给根据视频信号获得的串行数据。数据驱动器包含多个锁存电路(触发电路)和移位寄存器。对移位时钟进行响应，在锁存电路中一面闩锁供给数据驱动器的串行数据，一面将其存储到移位寄存器。然后，将移位寄存器存储的串行数据变换成并行数据。根据此并行数据，对PDP的多个数据电极施加驱动脉冲。
然而，串行数据和移位时钟的产生部位与数据驱动器的距离大时，传送这些串行数据和移位时钟的传输线路变长。由此，串行数据和移位时钟的相位变化，有可能在数据驱动器发生锁存差错。
锁存差错是指由于输入到锁存电路的数据串的相位或时钟信号的相位偏离正常相位、而锁存电路输出的数据串的值与输入到锁存电路的数据串的值不同。

发明内容
本发明的目的是提供一种防止数据驱动器发生锁存差错的显示装置。
按照本发明的一个方面的显示装置，具有多个放电单元；产生时钟信号的时钟信号发生器；产生适应要显示的图像的串行数据的串行数据发生器；产生测试信号的测试信号发生器；在选择应点亮的放电单元用的写入期，根据串行数据发生器与时钟信号同步地产生的串行数据，将驱动脉冲有选择地施加到多个放电单元的数据驱动器；在写入期以外的期间，根据测试信号发生器产生的测试信号，检测出数据驱动器中是否有锁存差错的锁存差错检测器；以及相位调整装置，该相位调整装置在锁存差错检测器检测出锁存差错时，根据检测出锁存差错的时钟信号的相位，调整所述时钟信号发生器供给所述数据驱动器的时钟信号的相位。
这种显示装置中，在选择要点亮的放电单元用的写入期，数据驱动器根据串行数据发生器与时钟信号发生器产生的时钟信号同步地产生的串行数据，有选择地对多个放电单元施加驱动脉冲。
又，在写入期以外的期间，锁存差错检测器根据测试信号发生器产生的测试信号，检测出数据驱动器中是否有锁存差错。锁存差错检测器检测出锁存差错时，相位调整装置将时钟信号发生器供给数据驱动器的时钟信号的相位调整到数据驱动器中不发生锁存差错的相位。
因此，可防止数据驱动器的锁存差错。即使产生温度特性、个体偏差造成的时钟信号和串行信号相位变动，也能防止产生锁存差错。而且，可加大时钟信号产生部位与驱动器的距离。可提高时钟信号和串行信号的传送频率。
可使数据驱动器包含多个数据驱动器部，锁存差错检测器包含根据测试信号发生器输出的测试信号，检测出数据驱动器部是否有锁存差错的多个锁存差错检测电路，相位调整装置在多个锁存差错检测电路中至少一个检测出锁存差错时，调整时钟信号发生器供给多个数据驱动器部的时钟信号的相位。
这种情况下，多个锁存差错检测电路根据测试信号发生器输出的测试信号，检测出个数据驱动器部是否有锁存差错。锁存差错检测电路中的至少1个检测出锁存差错时，由相位调整装置调整时钟信号发生器供给多个数据驱动器部的时钟信号的相位。
由此，可用1个相位调整装置对多个数据驱动器部调整相位。因此，能简化电路组成。
可使多个锁存差错检测电路具有漏极开路输出，相位调整装置通过线“或”连接，接收多个锁存差错检测电路的漏极开路输出。
这种情况下，通过线“或”连接，将多个锁存差错检测电路的漏极开路输出供给相位调整装置。由此，能简化电路组成。
测试信号可以是所述时钟信号的每一周期翻转的交变脉冲信号。这种情况下，数据驱动器的测试信号锁存差错发生概率提高。由此，能将时钟信号调整到精度较高的最佳相位。而且，能缩短将时钟信号调整到最佳相位的时间。
可使相位调整装置按每一规定间隔，调整时钟信号的相位。这种情况下，总将时钟信号调整到最佳相位，因而能在数据驱动器写入期中锁存串行数据时防止锁存差错。
可使相位调整装置按每多个场，调整时钟信号的相位。这种情况下，扩大进行时钟信号调整的间隔。由此，减小相位调整所需的耗电。
可使相位调整期包含多个调整期，相位调整装置在1个调整期中时钟信号的调整未结束时，从下一调整期的始端进行后续的时钟信号的相位调整。这种情况下，能缩短时钟信号相位调整完成前需要的时间。
锁存差错检测器根据使测试信号延迟时钟的1周期份额的第1测试信号与使测试信号延迟2周期份额的第2测试信号的逻辑“异”，产生表示是否有锁存差错的锁存差错检测信号。
这种情况下，时钟信号的相位非最佳相位，能可靠地检测出锁存差错。由此，能将时钟信号调整到精度高的最佳相位。而且，能缩短将时钟信号调整到最佳相位的时间。
锁存差错检测器可产生使锁存差错检测信号依次各延迟规定的延迟量的多个锁存差错检测信号，并产生多个锁存差错检测信号的逻辑积。
这种情况下，扩大锁存差错检测宽度，较可靠地检测出锁存差错。由此，能将时钟信号调整到精度较高的最佳相位。而且，能缩短将时钟信号调整到最佳相位的时间。
可使锁存差错检测器包含输入复位信号前保持锁存差错检测结果的保持电路。这种情况下，锁存差错检测宽度扩大到输入复位信号。由此，能将时钟信号调整到精度较高的最佳相位。而且，能缩短将时钟信号调整到最佳相位的时间。
锁存差错检测器还可包含根据锁存差错检测结果，产生复位信号的复位信号产生电路。
这种情况下，不必将专用复位信号输出到锁存差错检测器。由此，能简化电路间的连接。
复位信号产生电路可包含使锁存差错检测结果延迟的延迟电路。这种情况下，能以简易的组成产生复位信号。
相位调整装置可包含具有使时钟信号各延迟规定延迟量的多个延迟元件的链接缓存器；以及选择器，该选择器有选择地输出链接缓存器的多个延迟元件输出的多个时钟信号。
这种情况下，选择器输出各延迟规定的延迟量的多个时钟信号中选择的时钟信号。由此，能进行时钟信号精度高的相位调整。而且，链接缓存器将时钟信号各延迟规定的延迟量，因而能抑制温度变化造成的延迟量变动。
相位调整装置可包含分别具有不同数量的延迟量的多个延迟电路；以及连接电路，该连接电路选择多个延迟电路中的1个或多个，并利用所选择的1个或多个延迟电路构成串联电路，还同时对串联电路供给时钟信号。
这种情况下，由连接器连接具有不同延迟量的延迟电路中的1个或多个，将时钟信号延迟规定延迟量份额的相位。由此，能进行时钟信号的精度高的相位调整。
相位调整装置在使时钟信号延迟2周期份额前，结束时钟信号的相位的调整。这种情况下，能减少无用的相位调整，减少相位调整所需的时间，削减相位调整所需的耗电。
可使相位调整装置检测受调整的时钟信号的相位形成最佳相位，并且在检测出时钟信号的相位形成最佳相位时，结束时钟信号的相位调整。
这种情况下，在检测出时钟信号最佳相位的同时，时钟信号的相位调整结束。由此，能削减时钟信号调整所需的耗电。
还可具有将相位调整装置调整的时钟信号的相位当作最佳相位存储的第1存储装置，相位调整装置在第1存储装置存储最佳相位后的写入期，将时钟信号的相位调整成第1存储装置存储的最佳相位。
这种情况下，写入期中在数据驱动器与调整成第1存储装置存储的最佳相位的时钟信号同步地锁存串行数据。由此，数据驱动器中，能防止写入期中锁存串行数据时的锁存差错。
可使相位调整装置在调整期时钟信号调整未结束时，将时钟信号的相位调整成预先存储在第1存储装置的相位。
这种情况下，即使调整期内时钟信号相位调整未结束，也能按那时以前的调整将时钟信号的相位调整到第1存储装置存储的相位。
由此，即使不调整时钟信号的相位，数据驱动器也能运作，使串行数据锁存在数据驱动器中。
相位调整装置可使时钟信号的相位变化，检测出不发生所述锁存差错的相位范围，并且在检测出的范围为规定值以上时，将检测出的相位范围的中央相位当作最佳相位，存储到第1存储装置。
这种情况下，不发生锁存差错的相位宽度大于阈值，能可靠地检测出时钟信号的最佳相位。
相位调整装置可调整时钟信号对串行数据的相对相位，使得在将串行数据的始端部输出到数据驱动器的同时，将调整后的时钟信号输出到数据驱动器。
这种情况下，与时钟信号同步地从串行数据始端部开始，在数据驱动器中进行锁存。因此，能可靠地锁存传送到数据驱动器的全部串行数据。
相位调整装置在检测出时钟信号的相位为最佳相位时，调整串行数据的相位，使得输出到数据驱动器的串行数据的始端部的相位与输出到数据驱动器的时钟信号的始端部的相位实质上一致。
检测出时钟信号的相位成为最佳相位时，不发生锁存差错，因而能以高精度调整串行数据。
还可具有将相位调整装置调整的串行数据的相位当作最佳相位存储的第2存储装置，相位调整装置在第2存储装置检测出最佳相位后的写入期，将串行数据的相位调整成第2存储装置存储的最佳相位。
这种情况下，写入期中在数据驱动器锁存调整成第2存储装置存储的最佳相位的串行数据。由此，与最佳相位时钟信号同步地将最佳相位串行数据传送到数据驱动器。因而，能稳定地对数据驱动器传送串行数据。
可使相位调整装置在未检测出时钟信号的最佳相位或串行数据的最佳相位时，将时钟信号的相位调整成第1存储装置存储的最佳相位，同时还将串行数据的相位调整成第2存储装置存储的最佳相位。
这种情况下，因噪声等而未检测出时钟信号最佳相位或串行数据最佳相位时，也能将时钟信号相位调整成第1存储装置在上次存储的最佳相位，同时还能将串行数据相位调整成第2存储装置在上次存储的最佳相位。由此，保证对数据驱动器的串行数据写入运作稳定。
可将调整期设定为维持写入期中所选择的放电单元的发光的保持期。此情况下，在将串行数据传送到数据驱动器的期间以外，进行时钟信号相位调整。由此，不影响对数据驱动器传送串行数据。
可防止数据驱动器的锁存差错。即使温度特性、个体偏差造成时钟信号和串行数据的相位变动，也能防止发生锁存差错。还能加大时钟信号和串行数据产生部位与数据驱动器的距离。又可提高时钟信号和串行数据的传送频率。


图1是示出一本发明实施方式的等离子显示装置的组成的框图；图2是说明用于图1所示的等离子显示装置的ADS方式的图；图3是说明对供给图1的时钟相位调整部的移位时钟的相位进行调整的期间的图；图4是示出图1的时钟相位调整部的内部组成的框图；图5是示出时钟相位控制部的内部组成的框图；图6(a)是示出图4的锁存差错检测电路的内部组成的框图，图6(b)是示出锁存差错检测电路中各部的信号的时序图；图7是说明锁存差错的检测的图。
图8(a)是示出另一例锁存差错检测电路的框图，图8(b)是示出锁存差错检测电路中各部信号的时序图；
图9(a)是示出又一例锁存差错检测电路的框图，图9(b)是示出锁存差错检测电路中各部信号的时序图；图10(a)是示出又一例锁存差错检测电路的框图，图10(b)是示出锁存差错检测电路中各部信号的时序图；图11(a)是示出又一例锁存差错检测电路的框图，图11(b)是示出锁存差错检测电路中各部信号的时序图；图12是示出图5的时钟延迟电路的内部组成的框图；图13是示出图11说明的移位时钟SCK(0)至SCK(m)的m+1个信号的波形的波形图；图14是示出另一例时钟延迟电路的图。
图15是说明延迟移位时钟的最佳相位的图。
图16是示出一例相位控制电路检测出延迟移位时钟的最佳相位的运作的流程图；图17是说明延迟移位时钟最佳相位的检测所需的时钟数的图；图18是说明跨越多个保持期地实施时钟相位调整期的情况的图；图19是示出一例相位控制电路的时钟相位调整期中的运作的流程图；图20是示出一例相位控制电路每3场启动时钟相位调整的运作的时序图；图21是说明产生写入期中的延迟移位时钟的定时的图；图22是示出实施方式2的时钟相位调整部的内部组成的框图。
具体实施例方式
实施方式1下面，作为本发明实施方式的一个例子，说明等离子显示装置。
图1是示出一本发明实施方式的等离子显示装置的组成的框图。
图1的等离子显示装置，包含PDP(等离子显示板)1、数据驱动器2、扫描驱动器3、保持驱动器4、放电控制定时产生电路5、模-数变换器(模拟-数字变换器)6、扫描数变换部7、子场变换部8、时钟相位调整部9以及移位时钟产生电路10。
模-数变换部6输入视频信号VD。将水平同步信号H和垂直同步信号V供给放电控制定时产生电路5、模-数变换器6、扫描数变换部7、子场变换部8以及数据驱动器2。将垂直同步信号V供给时钟相位调整部9。从移位时钟产生电路10对时钟相位调整部9供给移位时钟SCK。
模-数变换器6将视频信号VD变换成数字图像数据，并将该图像数据供给扫描数变换部7。扫描数变换部7将图像数据变换成适应PDP1的像素数的行数的图像数据，并将每行的图像数据供给子场变换部8。每行的图像数据由分别与各行的多个像素对应的多个像素数据组成。
子场变换部8将每行图像数据的各像素数据变换成与多个子场对应的串行数据SD，并且每一子场将串行数据SD供给时钟相位调整部9。时钟相位调整部9将移位时钟SCK调整到最佳相位后，连同串行数据SD一起供给数据驱动器2。
放电控制定时产生电路5以水平同步信号H和垂直同步信号V为基准，产生放电控制定时信号SC、SU。放电控制定时产生电路5将放电控制定时信号SC供给扫描驱动器3，将放电控制定时信号SU供给子场驱动器4、数据驱动器2以及时钟相位调整部9。
PDP1包含多个数据电极11、多个扫描电极12和多个保持电极13。在屏幕的垂直方向排列多个数据电极11，在屏幕的水平方向排列多个扫描电极12以及多个保持电极13。使多个保持电极13共同连接在一起。
在数据电极11、扫描电极12以及保持电极13的各交点形成放电单元，各放电单元构成屏幕上的像素。
数据驱动器2将时钟相位调整部9供给的串行数据SD变换成并行数据，根据该并行数据有选择地将写入脉冲供给多个数据电极11。
扫描驱动器3根据放电控制定时产生电路5供给的放电控制定时信号SC驱动各扫描电极12。保持驱动器4根据放电控制定时产生电路5供给的放电控制定时信号SU，驱动保持电极13。
图1所示的等离子显示装置，作为灰度显示装置，采用ADS(Address Display-Period Separation地址显示期分离)方式。
图2是用于说明图1所示的等离子显示装置应用的ADS方式的图。图2中示出在驱动脉冲下降时进行放电的负极性脉冲的例子，但上升时进行放电的正极性脉冲的情况下，基本运作也与下文相同。
ADS方式中，将1场在时间上划分成多个子场。例如将1场划分成5个子场SF1～SF5。各子场SF1～SF5又分离成初始化期R1～R5、写入期AD1～AD5、保持期SUS1～SUS5和擦除期RS1～RS5。初始化期R1～R5中进行各子场的初始化处理，写入期AD1～AD5中进行选择被点亮的放电单元用的地址放电，保持期SUS1～SUS5进行显示用的保持放电。
在初始化期R1～R5对保持电极13施加单一初始化脉冲，对扫描电极12也分别施加单一初始化脉冲。由此，进行预放电。
在写入期AD1～AD5依次对扫描电极12进行扫描，并仅对从数据电极11收到写入脉冲的放电单元进行规定的写入处理。由此，进行地址放电。
在保持期SUS1～SUS5将适应对各子场SF1～SF5加权的值的保持脉冲输出到保持电极13和扫描电极12。例如子场SF1中，对保持电极13施加1次保持脉冲，对扫描电极12施加1次保持脉冲，并且所选择的放电单元14在写入期P2进行2次保持放电。子场SF2中，则对保持电极13施加2次保持脉冲，对扫描电极12施加2次保持脉冲，并且所选择的放电单元14在写入期P2进行4次保持放电。
如上所述，各子场SF1～SF5中，对保持电极13和扫描电极12施加各1次、2次、4次、8次、16次保持脉冲，从而放电单元按适应脉冲数的亮度(辉度)发光。即，保持期SUS1～SUS5是写入期AD1～AD5中选择的放电单元按适应亮度加权量的次数进行放电的期间。还在保持期SUS1～SUS5调整供给图1的时钟相位调整部9的移位时钟SCK的相位。后面详细阐述移位时钟SCK的相位调整。
图3是说明对供给图1的时钟相位调整部9的移位时钟SCK的相位进行调整的期间(下文称为时钟相位调整期)的图。图3的横轴表示时间。图3中示出垂直同步信号V和时钟相位调整期。
如图3所示，时钟相位调整期从第1场的保持期SUS1的始端开始进行移位时钟SCK的相位调整。在保持期SUS1内未结束移位时钟SCK的相位调整时，从下一保持期SUS2的始端继续进行移位时钟SCK的相位调整。其后，同样在保持期SUS3、SUS4、SUS5进行移位时钟SCK的相位调整，直到移位时钟SCK的相位调整结束。
移位时钟SCK的相位调整在第1场内未结束时，从第2场的保持期SUS1的始端继续进行移位时钟SCK的相位调整。如果移位时钟SCK的相位调整结束，时钟相位调整期就结束。
本实施方式的等离子显示装置中，每3场进行移位时钟SCK的相位调整。因此，后续的时钟相位调整期从第4场的保持期SUS1的始端开始。
其后，同样从每3场的保持期SUS1的始端启动时钟相位调整期。
移位时钟SCK的相位调整期不限于每3场，可设定为每任意数的场。
根据上文，即使产生等离子显示装置温度特性、个体偏差造成的移位时钟SCK和串行数据SD的相位变动，也能防止发生锁存差错。可加大移位时钟SCK和串行数据SD的产生部位预数据驱动器的距离。还可提高移位时钟SCK和串行数据SD的频率。
图4是示出图1的时钟相位调整部9和数据驱动器2的组成的框图。
如图4所示，时钟相位调整部9包含测试模式产生电路100、触发电路110、时钟相位控制部120以及数据延迟电路160。数据驱动器2包含锁存差错检测电路130。
对测试模式产生电路100供给图1的子场变换部8输出的串行信号SD和时钟相位控制部120输出的测试模式控制信号TPC。
测试模式产生电路100在图2中说明的写入期AD1～AD5将子场变换部8供给的串行数据SD原样输出。测试模式产生电路100在图3中说明的时钟相位调整期，根据后面阐述的时钟相位控制部120供给的测试模式控制信号TPC输出测试模式TP。
对数据延迟电路160供给测试模式产生电路100输出的串行数据SD或测试模式TP。数据延迟电路160将测试模式TP原样输出，并根据后面阐述的从时钟相位控制部120供给的相位延迟信号DPC使串行信号SD延迟后输出。后面阐述数据延迟电路160的运作。
对触发电路110供给数据延迟电路160输出的串行数据SD或测试模式TP，同时还从图1的移位时钟产生电路10供给移位时钟SCK。触发电路110在移位时钟SCK的下降沿锁存串行数据SD或测试模式TP，并当作串行数据SDa或测试模式TPa输出。
对锁存差错检测电路130供给触发电路110输出的触发电路110输出的测试模式TPa和后面阐述的时钟相位控制电路120输出的延迟移位时钟DSCK。锁存差错检测电路130根据测试模式TPa和延迟移位时钟DSCK输出表示是否发生锁存差错的锁存差错检测信号LM。
对时钟相位控制部120从图1的移位时钟产生电路10供给移位时钟SCK，同时还供给锁存差错检测电路130输出的锁存差错检测信号LM。又将垂直同步信号V和放电控制定时信号SU供给时钟相位控制部120。时钟相位控制部120根据锁存差错信号LM使移位时钟SCK延迟，从而输出延迟移位时钟DSCK。时钟相位控制部120还输出测试模式控制信号TPC。
对数据驱动器2供给触发电路110输出的串行信号SDa和时钟相位控制部120输出的延迟移位时钟DSCK。
图5是示出时钟相位控制部120的内部组成的框图。
如图5所示，时钟相位控制部120包含调整期控制电路121、调整启动控制电路122、相位控制电路123、相位数据存储电路124、锁存差错监视窗产生电路125、锁存差错检测信号监视电路126、相位数据存储电路129以及时钟延迟电路140。
对调整启动控制电路122供给垂直同步信号V。调整启动控制电路122根据垂直同步信号V，每3场输出表示时钟相位调整期启动定时的调整期启动信号OP，供给相位控制电路123。
对调整期控制电路121供给放电控制定时信号SU。调整期控制电路121根据放电控制定时信号SU，输出表示时钟相位调整期的调整期控制信号SW，供给相位控制电路123。
相位控制电路123根据调整期启动信号OP和调整期控制信号SW，在时钟相位调整期输出测试模式控制信号TPC，同时还输出相位延迟信号PC。
对时钟延迟电路140供给移位时钟SCK和相位延迟信号PC。时钟延迟电路140根据相位延迟信号PC，使移位时钟SCK延迟，并输出延迟移位时钟DSCK。
如图4所说明，测试模式产生电路100根据测试模式控制信号TPC输出测试模式TP。
对锁存差错监视窗产生电路125供给测试模式控制信号TPC。锁存差错监视窗产生电路125根据测试模式控制信号TPC输出检测窗信号DW，供给锁存差错检测信号监视电路126。锁存差错检测信号监视电路126根据检测出信号DW，监视锁存差错检测电路130输出的锁存差错检测信号LM。锁存差错检测信号监视电路126在发生锁存差错时，输出锁存差错通知信号LMN，供给相位控制电路123。
相位控制电路123根据锁存差错通知信号LMN决定延迟移位时钟DSCK的最佳相位，将该最佳相位作为数据DIN输出，并供给相位数据存储电路124。
相位数据存储电路124将供给的数据DIN当作延迟移位时钟DSCK的最佳相位加以存储。相位数据存储电路124在写入期将存储的最佳相位作为数据DOUT输出，并供给相位控制电路123。
相位控制电路123根据受供的数据DOUT，输出相位延迟信号PC，供给时钟延迟电路140。
而且，相位控制电路123在延迟移位时钟DSCK确定后，对数据延迟电路160供给相位延迟信号DPC，用于控制串行信号SD的相位，使输出到数据驱动器2的延迟移位时钟DSCK始端部的相位与串行信号SDa始端部的相位一致。
数据延迟电路160根据相位延迟信号DPC调整串行信号SD的延迟量，从而以时钟(移位时钟SCK的周期)为单位调整串行数据SDa的相位。
相位控制电路123将调整成延迟移位时钟DSCK始端部的相位与串行数据SDa始端部的相位一致的串行数据SDa的相位定为最佳相位，并将该最佳相位作为数据Din供给相位数据存储电路129。
相位数据存储电路129将受供的数据Din当作最佳相位加以存储。相位数据存储电路129在写入期将存储的最佳相位作为数据Dout输出，并供给相位控制电路123。
相位控制电路123根据受供的数据Dout输出相位延迟信号DPC，供给数据延迟电路160。
图6(a)是示出图4的锁存差错检测电路130的组成的图，图6(b)是示出图6(a)的锁存差错检测电路130中各部的信号的时序图。
如图6(a)所示，锁存差错检测电路130包含触发电路131、132和134以及按位加(EX-OR，下文称为“异”)电路133。
对触发电路131供给图6(b)所示的延迟移位时钟DSCK和测试模式TPa。
如图6(b)所示，将延迟移位时钟DSCK的周期(下文称为时钟周期)取为T。测试模式TPa是按延迟移位时钟DSCK的周期T翻转的交变脉冲信号。触发电路131在延迟移位时钟DSCK的下降沿锁存测试模式TPa，并输出相对于测试模式TPa延迟1时钟周期T的测试模式TPb。
对触发电路132供给测试模式TPb和延迟移位时钟DSCK。触发电路132在延迟移位时钟DSCK的下降沿锁存测试模式TPb，并输出相对于测试模式TPb延迟1时钟周期T的测试模式TPc。
对“异”电路133供给测试模式TPb、TPc。“异”电路133将测试模式TPb、TPc的逻辑“异”作为测试模式TPd输出。在测试模式TPa、TPb、TPc中未发生锁存差错时，测试模式TPd保持高电平(H)状态。
对触发电路134供给测试模式TPd和延迟移位时钟DSCK。触发电路134在延迟移位时钟DSCK的下降沿锁存测试模式TPd，并输出相对于测试模式TPd延迟1时钟周期T的锁存差错检测信号LM。
从图5的锁存差错监视窗产生电路125，输出图6(b)所示的检测窗信号DW。在检测窗信号DW为高电平的期间锁存差错检测信号LM存在低电平(L)的部分，则判断为发生锁存差错。这时，如图5说明的那样，从锁存差错检测信号监视电路126输出锁存差错通知信号LMN。
图7是说明锁存差错检测的图。图7(a)与图6(a)相同，也是示出锁存差错检测电路130的组成的图，图7(b)是示出锁存差错检测电路130中各部的信号的时序图。
这里，考虑触发电路131中发生锁存差错的情况。如图7(b)所示，由于触发电路131中的锁存差错，测试模式TPb变成2个时钟周期2T以上连续具有高或低电平部分，不按1个时钟周期T翻转。由此，测试模式TPc也变成2个时钟周期2T以上连续具有高或低电平部分，不按1个时钟周期T翻转。
测试模式TPd是测试模式TPb和测试模式TPc的逻辑“异”，所以变成具有低电平部分。由此，锁存差错检测信号LM具有低电平部分。因而，图5的锁存差错检测监视电路126输出锁存差错通知信号LMN。
根据上文，如果发生测试模式TPa的锁存差错，锁存差错检测信号LM就具有低电平部分。因此，可根据检测窗信号DW为高电平的期间锁存差错检测信号LM是否有低电平部分，判断有没有锁存差错。
图8(a)是示出另一例锁存差错检测电路的框图。图8(b)是示出图8(a)的锁存差错检测电路中各部的信号的时序图。
图8(a)所示的锁存差错检测电路130a与图6的锁存差错检测电路130的不同点是还包含“与”电路135和触发电路136。对“与”电路135供给“异”电路133输出的测试模式TPd和触发电路134输出的测试模式TPe。“与”电路135将测试模式TPd、TPe的逻辑积作为测试模式TPf输出。
对触发电路136供给测试模式TPf和延迟移位时钟DSCK。触发电路136在延迟移位时钟DSCK的下降沿锁存测试模式TPf，并输出相对于测试模式TPf延迟1时钟周期T的锁存差错检测信号LM。
这里，考虑发生图7(b)说明的锁存差错的情况。此情况下，如图7(b)说明的那样，“异”电路133输出的测试模式TPd具有低电平部分。由此，作为与测试模式TPe的逻辑积的测试模式TPf具有测试模式TPd的低电平部分扩大1时钟周期T份额的低电平部分。因而，锁存差错的检测精度提高。
图9(a)是示出又一例锁存差错检测电路的框图。图9(b)是图9(a)的锁存差错检测电路中各部的信号的时序图。
图9(a)所示的锁存差错检测电路130b与图6的锁存差错检测电路130的不同点是还包含测试模式延迟部134a和“与”电路135a。
测试模式延迟电路134a具有串联第1～第n触发电路FF1、FF2、……、FFn的组成。这里，n是大于2的正整数。对测试模式延迟电路134a的触发电路FF1供给测试模式TPd和延迟移位时钟DSCK。第1触发电路FF1在延迟移位时钟DSCK的下降沿锁存测试模式TPd，并输出相对于测试模式TPd延迟1时钟周期T的测试模式TPe(1)。
对第2触发电路FF2供给测试模式TPe(1)和延迟移位时钟DSCK。第1触发电路FF1在延迟移位时钟DSCK的下降沿锁存测试模式TPe(1)，并输出相对于测试模式TPe(1)延迟1时钟周期T的测试模式TPe(2)。
其后，同样，第n触发电路FF n输出测试模式TPe(n)。
对“与”电路135a供给“异”电路133输出的测试模式TPd和测试模式延迟部134a内的第1～第n触发电路FF1、FF2、……、FFn输出的测试模式TPe(1)～TPe(n)。“与”电路135a将得到的测试模式TPd、TPe(1)～TPe(n)的逻辑积作为锁存差错检测信号LM输出。
这里，设发生图7(b)说明的锁存差错的情况。此情况下，如图7(b)说明的那样，“异”电路133输出的测试模式TPd具有低电平部分。“与”电路135a输出的锁存差错检测信号LM是依次各延迟1时钟周期T的n+1个测试模式TPd、TPe(1)～TPe(n)的逻辑积，所以锁存差错检测信号LM具有测试模式TPd的低电平部分扩大n个时钟周期T份额的低电平部分。因而，锁存差错的检测精度提高。
图10(a)是示出又一例锁存差错检测电路的框图。图10(b)是示出图10(a)的锁存差错检测电路中各部的信号的时序图。
图10的锁存差错检测电路130c与图6的锁存差错检测电路130的不同点是还包含RS触发电路137。对RS触发电路137供给测试模式TPe和复位信号RS。复位信号RS上升到高电平时，使RS触发电路137复位，锁存差错检测信号LM变成高电平。
发生图7(b)说明的锁存差错时，“异”电路133输出的测试模式TPd具有低电平部分。由此，比测试模式TPd延迟1时钟周期T的测试模式TPe也具有低电平部分。
供给RS触发电路137的测试模式TPe下降到低电平时，RS触发电路137输出的锁存差错检测信号LM保持低电平状态。由此，锁存差错检测信号LM的宽度扩大。因而，锁存差错的检测精度提高。
复位信号RS上升到高电平时，锁存差错检测信号LM为高电平。此外，复位信号RS在锁存差错检测动作前，上升到高电平。
图11(a)是示出又一例锁存差错检测电路的框图。图11(b)是示出图11(a)的锁存差错检测电路中各部的信号所时序图。
图11的锁存差错检测电路130d与图10的锁存差错检测电路130c的不同点是还设置延迟电路139。
可由单稳态多谐振荡器构成延迟电路139。这时，能靠使用单稳态多谐振荡器(外装电阻)调整延迟量。也可由计数器电路构成延迟电路139。这时，可稳定控制延迟量。
延迟电路139使“异”电路133输出的测试模式TPd延迟一定时间，并将延迟的测试模式TPe作为复位信号RS供给RS触发电路137。复位信号RS上升到高电平时，使RS触发电路137复位，并且锁存差错检测信号LM变成高电平。
发生图7(b)说明的锁存差错时，“异”电路133输出的测试模式TPd具有低电平部分。由此，比测试模式TPd延迟1时钟周期T的测试模式TPe也具有低电平部分。
供给RS触发电路137的测试模式TPe下降到低电平时，RS触发电路137输出的锁存差错检测信号LM保持低电平状态。由此，锁存差错检测信号LM的宽度扩大。因而，锁存差错的检测精度提高。
无锁存差错时，测试模式TPd成为高电平，测试模式TPe也成为高电平。经过规定时间后，复位信号RS变成高电平。结果，锁存差错检测信号LM为高电平。
图12时示出图5的时钟延迟电路140的结构的框图。
如图12所示，时钟延迟电路140由PLL电路141、2m个反相器142和输出电路143组成。这里，将2m个反相器142连接成环状。
对PLL电路141供给移位时钟SCK和末级反相器142的输出。将移位时钟SCK供给首级反相器142和输出电路143。将偶数级反相器142的输出分别作为移位时钟SCK(1)～SCK(m)供给下一级的反相器142和输出电路143。把2个反相器142造成的信号延迟量，称为1单位量。
PLL电路141例如通过控制工作电压的电源等，控制1单位量延迟，使移位时钟SCK的相位与移位时钟SCK(m)的相位一致。据此，1单位量相当于移位时钟SCK的1/(m+1)周期。因此，移位时钟SCK(1)～SCK(m)具有依次各延迟1单位量的相位。
输出电路143根据相位延迟信号PC将移位时钟SCK(0)～SCK(m)中的1个作为延迟移位时钟DSCK输出。
本实施方式的时钟延迟电路140中，用PLL电路141控制成移位时钟SCK的相位与移位时钟SCK(m)的相位一致，因而能抑制温度变化造成的延迟量变动。
图13(a)是移位时钟SCK(0)的波形图，图13(b)是移位时钟SCK(1)的波形图，图13(c)是移位时钟SCK(2)的波形图，图13(d)是移位时钟SCK(m)的波形图。
如图13所示，移位时钟SCK(0)、移位时钟SCK(1)、移位时钟SCK(2)各延迟1单位量相位。
图14示出另一例时钟延迟电路。
图14所示的时钟延迟电路140a由t个延迟电路BF(1)～BF(t)和延迟电路145构成。延迟电路145具有串联2个反相器142的组成。也可构成用1个缓存器代替2个反相器142。
延迟电路BF(1)由串联的21＝2个反相器142和输出电路144构成。延迟电路BF(2)由串联的22＝4个反相器142和输出电路144构成。延迟电路BF(3)由串联的23＝8个反相器142和输出电路144构成。同样，延迟电路BF(t)由串联的2t个反相器142和输出电路144构成。
对延迟电路BF(1)供给移位时钟SCK。移位时钟SCK在延迟电路BF(1)内分支为2路，一路供给输出电路144，另一路穿通2个串联的反相器142，从而延迟20＝1单位量后供给输出电路144。输出电路144根据相位延迟信号PC，将移位时钟SCK和延迟1单位量后的移位时钟SCK中的任一方供给延迟电路BF(2)。
供给延迟电路BF(2)的移位时钟SCK在延迟电路BF(2)内分支为2路，一路供给输出电路144，另一路穿通4个串联的反相器142，从而延迟21＝2单位量后供给输出电路144。输出电路144根据相位延迟信号PC，将延迟电路BF(1)供给的移位时钟SCK和比延迟电路BF(1)供给的移位时钟SCK延迟2单位量的移位时钟SCK中的任一方供给延迟电路BF(3)。
其后，同样，供给延迟电路BF(t)的移位时钟SCK在延迟电路BF(t)内分支为2路，一路供给输出电路144，另一路穿通2t个串联的反相器142，从而延迟2t-1单位量后供给输出电路144。输出电路144根据相位延迟信号PC，将延迟电路BF(t-1)供给的移位时钟SCK和比延迟电路BF(t-1)供给的移位时钟SCK延迟2t-1单位量的移位时钟SCK中的任一方供给延迟电路145。
供给延迟电路145的移位时钟SCK穿通2个反相器142，延迟1单位量后，作为延迟移位时钟DSCK输出。
根据上文，移位时钟SCK通过穿通延迟电路BF(1)～BF(t)延迟20、21、22、……、2t-1单位量的组合的单位量份额，进而由延迟电路145又延迟1单位量后，作为延迟移位时钟DSCK输出。也可根据20、21、22、……、2t-1的组合，对20～2t的全部整数进行组合。
图15是说明延迟移位时钟DSCK的最佳相位的图。
图15的纵轴表示锁存差错的有无，横轴表示延迟移位时钟DSCK对移位时钟SCK的相位延迟量。这里，考虑锁存差错的有无因延迟移位时钟DSCK而成为图15的情况。
如图15所示，相位延迟量为0～d1之间、d2～d3之间、d4～d5之间和d6～d7之间，发生锁存差错。反之，相位延迟量为d1～d2之间、d3～d4之间和d5～d6之间，不发生锁存差错。将相位延迟量d1～d2之间取为锁存差错未发生区P1，d3～d4之间取为锁存差错未发生区P2，d5～d6之间取为锁存差错未发生区P3。
将锁存差错未发生区的宽度大于阈值X时，该锁存差错未发生区中央的相位延迟量设定为延迟移位时钟DSCK的最佳相位。
图15的情况下，锁存差错未发生区P1、P2的宽度小于阈值X，因而锁存差错未发生区P1、P2内不设定移位时钟DSCK的最佳相位。
反之，锁存差错未发生区P3的宽度大于阈值X，所以将锁存差错未发生区P3中央的相位延迟量((d5+d6)/2)设定为延迟移位时钟DSCK的最佳相位。据此，将延迟移位时钟DSCK的最佳相位设定成相对于移位时钟SCK延迟(d5+d6)/2。
如上文所说明，从具有充分大的宽度的锁存差错未发生区设定延迟移位时钟DSCK的最佳相位，因而检测出延迟移位时钟DSCK的最佳相位的精度提高。
图16是示出一例相位控制电路123检测出延迟移位时钟DSCK的最佳相位的运作的流程图。下面，参照图15和图15进行图16的流程图的说明。
如图16所示，相位控制电路123判断是否检测出锁存差错未发生区(步骤S1)。相位控制电路123在检测出锁存差错未发生区时，判断锁存差错未发生区的宽度是否大于阈值X(步骤S2)。
相位控制电路123判断为锁存差错未发生区的宽度大于阈值X时，将使移位时钟SCK延迟锁存差错未发生区中央的相位延迟量份额后的相位作为延迟移位时钟DSCK的最佳相位，存储到相位数据存储电路124(步骤S3)。
步骤S1中，相位控制电路123在未检测出锁存差错未发生区时，进行等待。步骤S2中，相位控制电路123判断为锁存差错未发生区的相位间隔小于阈值X时，从步骤S1开始，重复运作。
图17是说明延迟移位时钟DSCK最佳相位检测所需的时钟数的图。
图17(a)是测试模式TPa的波形图，图17(b)～17(d)分别是相位不同的延迟移位时钟DSCK的波形图。
具有交变脉冲波形的测试模式TPa在切换高、低电平时进行锁存，则容易发生锁存差错。因此，图17(a)中，容易在区Y发生锁存差错。
移位时钟SCK的下降沿延迟图15的相位延迟量0～d5份额的相位相当于图17的Y区，移位时钟SCK的下降沿延迟图15的相位延迟量d5～d6份额的相位相当于图17的Z区。
如图15中说明的那样，为了检测出延迟移位时钟DSCK的最佳相位，需要检测出Z区。由于延迟移位时钟DSCK的最佳相位是区Z的中央，需要检测出Y区与Z区的边界。因此，需要至少检测出2个连续的Y区。
设时钟相位调整期在移位时钟SCK下降时开始，则其相位为相位S。
如图17(b)所示，相位S从测试模式TPa的第1个Y区前开始时，需要使移位时钟SCK的相位从第1Y区与第1Z区的边界的相位延迟到第1Z区与第2Y区的边界的相位。因此，使移位时钟SCK从相位S延迟2个时钟份额，则能检测出最佳相位。
如图17(c)所示，相位S从测试模式TPa的第1Y区开始时，与图17(b)相同，需要使移位时钟SCK的相位从第1Y区与第1Z区的边界的相位延迟到第1Z区与第2Y区的边界的相位。因此，使移位时钟SCK从相位S延迟2个时钟份额，则能检测出最佳相位延迟量。
另一方面，如图17(d)所示，相位S从测试模式TPa的第1Z区的中途开始时，需要使移位时钟SCK的相位从第2Y区与第2Z区的边界的相位延迟到第2Z区与第3Y区的边界的相位。因此，使移位时钟SCK从相位S延迟2个时钟份额，则能检测出移位时钟SCK的最佳相位。
根据上文，相位S从测试模式TPa的哪个相位开始，都使移位时钟SCK至少延迟2个时钟，则检测出区Z，并检测出移位时钟SCK的最佳相位。
这样，使时钟相位调整期为2个时钟以下，就不需要无用的调整时间，可缩短时钟相位调整期所需要的时间。
图18是说明跨越多个保持期实施时钟相位调整期的情况的图。
如图18所示，从保持期SUS1的始端进行时钟相位调整。如图3说明的那样，时钟相位调整在保持期SUS1内未结束时，从作为下一保持期的保持期SUS2的始端启动后续的时钟相位调整。这时，在写入期AD2中以最佳相位输出预先存储在图5的相位数据存储电路124的延迟移位时钟DSCK，并锁存串行数据SD。
同样，时钟相位调整在保持期SUS2内未结束时，在写入期AD3中以最佳相位输出预先存储在相位数据存储电路124的延迟移位时钟DSCK，并锁存串行数据SD。
如果时钟相位调整在保持期SUS3内结束，则将延迟移位时钟DSCK的最佳相位存储到相位数据存储电路124，并从下一写入期AD4开始，在新存储的延迟移位时钟DSCK的最佳相位锁存串行数据SD。
图19是示出一例相位控制电路123的时钟相位调整期中的运作的流程图。下面，参照图18进行图19的流程图的说明。
如图19所示，相位控制电路123启动时钟相位调整期时，从第1子场的保持期SUS1的始端开始进行时钟相位调整(步骤S12)。接着，相位控制电路123判断时钟相位调整是否结束(步骤S12)。相位控制电路123判断为时钟相位调整结束时，使最佳相位存储到数据存储电路124(步骤S13)。
接着，相位控制电路123判断下一写入期是否开始(步骤S14)。相位控制电路123判断为下一写入期未开始时，进行等待，而判断为下一写入期开始时，以最佳相位输出延迟移位时钟DSCK，并进行串行数据SD的传送(步骤S15)。
步骤S12中，相位控制电路123判断为时钟相位调整未结束时，判断当前的保持期是否结束(步骤S16)。
相位控制电路123判断为当前的保持期未结束时，从步骤S12开始，重复运作。步骤S16中，相位控制电路123判断为当前的保持期结束时，中断时钟相位调整(步骤S17)。
接着，相位控制电路123判断下一保持期是否开始(步骤S18)。相位控制电路123判断为下一保持期未开始时，进行等待。相位控制电路123在步骤S18判断为下一保持期开始时，从保持期的始端启动后续的时钟相位调整(步骤S19)。其后，相位控制电路123从步骤S12开始，重复运作。
图20是示出一例相位控制电路123每3场启动时钟相位调整的运作的时序图。下面，参照图3进行图20的流程图的说明。
如图20所示，相位控制电路123将值N设定为0(步骤S21)。接着，相位控制电路123判断1场是否结束(S22)。
相位控制电路123判断为1场未结束时，进行等待。步骤S22中，相位控制电路123判断为1场结束时，判断值N是否2以上(步骤S23)。相位控制电路123判断为值N不是2以上时，对值N加1(步骤S24)。
步骤S23中，相位控制电路123判断为值N是2以上时，启动时钟相位调整(步骤S25)。其后，相位控制电路123从步骤S21的运作开始，进行重复。
图21是说明产生写入期的延迟移位时钟DSCK的定时的图。
图21(a)是串行数据SD的波形图，图21(b)和图21(c)是延迟移位时钟DSCK的波形图。
如图18说明的那样，时钟相位调整期结束，则下一写入期的延迟移位时钟DSCK使用图5的相位数据存储电路124存储的延迟移位时钟DSCK的最佳相位。
图21(b)那样从写入期中途产生移位时钟SCK的交变脉冲时，不锁存串行数据SD始端的一部分，不将串行数据SD始端的一部分传送到图3的数据驱动器2。
本实施方式的等离子显示装置中，在图21(c)那样启动写入期的同时，产生移位时钟SCK，将串行数据SD全部传送到数据驱动器2。
相位控制电路123在检测出延迟移位时钟DSCK的最佳相位时，利用相位延迟信号DPC控制数据延迟电路160，使输出到数据驱动器2的串行数据SD a的始端部的相位与输出到数据驱动器2的延迟移位时钟DSCK的相位一致。
检测出延迟移位时钟DSCK的相位成为最佳相位时，不产生锁存差错，因而能以高精度调整串行数据SDa的相位。
将受相位控制电路123调整后的串行数据SDa的相位，作为最佳相位存储到相位数据存储电路129，并且相位控制电路123在相位数据存储电路129存储最佳相位后的写入期将串行数据SDa的相位调整成相位数据存储电路129存储的最佳相位。
由此，与最佳相位的延迟移位时钟DSCK同步地将最佳相位的串行数据SDa传送到数据驱动器2。因此，能稳定地传送给数据驱动器2的串行数据SDa。
相位控制电路123在未检测出延迟移位时钟DSCK的最佳相位或串行数据SDa的最佳相位时，将延迟移位时钟DSCK的相位调整成相位数据存储电路124中上次存储的最佳相位，同时还将串行数据SDa的相位调整成相位数据存储电路129中上次存储的最佳相位。
这种情况下，即使因噪声等而未检测出延迟移位时钟DSCK的最佳相位或串行数据SDa的最佳相位时，也能保证对数据驱动器2稳定写入串行数据SDa的运作。
根据上文，可对数据驱动器2传送全部需要的串行数据SD。
本实施方式的等离子显示装置中，在延迟移位时钟DSCK的下降沿锁存测试模式，但也可在延迟移位时钟的上升沿锁存测试模式。
本实施方式的等离子显示装置中，将串行数据SD输入到测试模式产生电路100，但也可将串行数据SD供给数据延迟电路160，而不经由测试模式产生电路100。
本实施方式的等离子显示装置中，移位时钟SCK相当于时钟信号，移位时钟产生电路10相当于时钟信号发生器，子场变换部8相当于串行数据发生器，测试模式产生电路100相当于测试信号发生器，触发电路101相当于锁存装置和锁存电路，锁存差错检测电路130相当于锁存差错检测器和锁存差错检测电路，时钟相位控制电路120或相位控制电路123和时钟延迟电路140相当于相位调整装置，相位数据存储电路124相当于第1存储装置，相位保持期SUS1～SUS5相当于调整期，RS触发电路137相当于保持电路，时钟延迟电路140相当于链接缓存器，延迟电路139相当于复位信号产生电路和延迟电路，输出电路143相当于选择电路，延迟电路BF(1)～BF(t)相当于延迟电路，输出电路144相当于连接电路，相位数据存储电路129相当于第2存储装置。
实施方式2图22是示出实施方式2的时钟相位调整部9a的内部组成的框图。
本实施方式中，PDP1连接2组数据驱动器2a、2b。
时钟相位调整部9a与图4的时钟相位调整部9的不同点是对2组数据驱动器2a、2b包含2组测试模式产生电路100a和100b、数据延迟电路160a和160b以及触发电路110a和110b，并且包含共用的时钟相位控制电路120和线“或”电路150。
2组数据驱动器2a、2b分别包含锁存差错检测电路130a、130b。
对测试模式产生电路100a、100b供给图1的子场变换部8输出的串行信号SD和时钟相位控制部120输出的测试模式控制信号TPC。
测试模式产生电路100a、100b在图2说明的写入期AD1～AD5，将子场变换部8供给的串行数据SD原样输出。测试模式产生电路100a、100b还在图3说明的时钟相位调整期，根据测试模式控制信号TPC输出测试模式TP。
对数据延迟电路160a分别供给测试模式产生电路100a输出的串行数据SD或测试模式TP。数据延迟电路160a将测试模式TP原样输出，并根据时钟相位控制部120供给的相位延迟信号DPCa，使串行数据SD延迟输出。
对数据延迟电路160b分别供给测试模式产生电路100b输出的串行数据SD或测试模式TP。数据延迟电路160b将测试模式TP原样输出，并根据时钟相位控制部120供给的相位延迟信号DPCb，使串行数据SD延迟输出。
对触发电路110a、110b供给数据延迟电路160a、160b输出的串行数据SD或测试模式TP和移位时钟SCK。
触发电路110a在移位时钟SCK的下降沿锁存串行数据SD或测试模式TP，并作为串行数据SDaa或测试模式TPaa输出。
触发电路110b在移位时钟SCK的下降沿锁存串行数据SD或测试模式TP，并作为串行数据SDab或测试模式TPab输出。
对锁存差错检测电路130a供给触发电路110a输出的测试模式TPaa和时钟相位控制部120输出的延迟移位时钟DSCK。锁存差错检测电路130a在延迟移位时钟DSCK的下降沿锁存测试模式TPaa，从而输出表示有没有发生锁存差错的锁存差错检测信号LMa。
对锁存差错检测电路130b供给触发电路110b输出的测试模式TPab和时钟相位控制部120输出的延迟移位时钟DSCK。锁存差错检测电路130b在延迟移位时钟DSCK的下降沿锁存测试模式TPab，从而输出表示有没有发生锁存差错的锁存差错检测信号LMb。
锁存差错检测电路130a、130b具有漏极开路输出。对线“或”电路150供给锁存差错检测电路130a输出的锁存差错检测信号LMa和锁存差错检测电路130b输出的锁存差错检测信号LMb。
线“或”电路150将锁存差错检测信号LMa和LMb的逻辑积作为锁存差错检测信号LMc输出，并供给时钟相位控制部120。因此，如果锁存差错检测信号LMa、LMb中的任一方存在低电平部分，则锁存差错检测信号LMc中也产生低电平部分。
时钟相位控制部120在时钟相位调整期根据锁存差错检测信号LMc检测出延迟移位时钟DSCK的最佳相位，并输出延迟移位时钟DSCK。
时钟相位控制部120还在时钟相位调整期后，检测出串行数据SDaa、SDab，并将相位延迟信号DPCa、DPCb分别供给数据延迟电路160a、160b。
对数据驱动器2a、2b供给触发电路110a、110b输出的串行数据SDaa、SDab和时钟相位控制部120输出的延迟移位时钟DSCK。
如上所述，本实施方式的时钟相位调整部9中，由线“或”电路150将多个锁存差错检测信号LMa、LMb的逻辑积，作为锁存差错检测信号LMc输出。而且可用1个时钟相位控制电路120对多个数据驱动器作移位时钟SCK的相位调整。因此，可简化电路组成。
本实施方式的时钟相位调整部9a中，对数据驱动器2a、2b分别设置测试模式产生电路100a、100b，但也可设置共用的测试模式电路。这时，共用的测试模式电路有选择地对数据驱动器2a、2b中成为锁存差错检测对象的一方产生测试模式TP。由此，可简化时钟相位调整部9a的电路组成。
本实施方式的时钟相位调整部9a中，数据驱动器2的数量为2个，但也可为3个以上。
本实施方式的等离子显示装置中，测试模式产生电路100a、100b相当于测试信号发生器，触发电路110a、110b相当于锁存装置和锁存电路，锁存差错检测电路130a、130b相当于锁存差错检测器。
权利要求
1.一种显示装置，其特征在于，具有多个放电单元；产生时钟信号的时钟信号发生器；产生适应要显示的图像的串行数据的串行数据发生器；产生测试信号的测试信号发生器；在选择应点亮的放电单元用的写入期，根据所述串行数据发生器与所述时钟信号同步地产生的串行数据，将驱动脉冲有选择地施加到所述多个放电单元的数据驱动器；在所述写入期以外的期间，根据测试信号发生器产生的测试信号，检测出是否有所述数据驱动器中的锁存差错的锁存差错检测器；以及相位调整装置，该相位调整装置在所述锁存差错检测器检测出锁存差错时，根据检测出锁存差错的时钟信号的相位，调整所述时钟信号发生器供给所述数据驱动器的时钟信号的相位。
2.如权利要求1所述的显示装置，其特征在于，所述数据驱动器包含多个数据驱动器部，所述锁存差错检测器包含根据所述测试信号发生器输出的测试信号，检测出数据驱动器部是否有锁存差错的多个锁存差错检测电路，所述相位调整装置在所述多个锁存差错检测电路中至少一个检测出锁存差错时，调整所述时钟信号发生器供给所述多个数据驱动器部的时钟信号的相位。
3.如权利要求2所述的显示装置，其特征在于，所述多个锁存差错检测电路具有漏极开路输出，所述相位调整装置通过线“或”连接，接收所述多个锁存差错检测电路的漏极开路输出。
4.如权利要求1所述的显示装置，其特征在于，所述测试信号是所述时钟信号的每一周期翻转的交变脉冲信号。
5.如权利要求1所述的显示装置，其特征在于，所述相位调整装置按每一规定间隔，调整时钟信号的相位。
6.如权利要求1所述的显示装置，其特征在于，所述相位调整装置按每多个场，调整时钟信号的相位。
7.如权利要求1所述的显示装置，其特征在于，所述相位调整期包含多个调整期，所述相位调整装置在1个调整期中所述时钟信号的调整未结束时，从下一调整期的始端进行后续的所述时钟信号的相位调整。
8.如权利要求4所述的显示装置，其特征在于，所述锁存差错检测器根据使所述测试信号延迟所述时钟的1周期份额的第1测试信号与使所述测试信号延迟2周期份额的第2测试信号的逻辑“异”，产生表示是否有锁存差错的锁存差错检测信号。
9.如权利要求8所述的显示装置，其特征在于，所述锁存差错检测器产生使所述锁存差错检测信号依次各延迟规定的延迟量的多个锁存差错检测信号，并产生所述多个锁存差错检测信号的逻辑积。
10.如权利要求1所述的显示装置，其特征在于，所述锁存差错检测器包含输入复位信号前保持锁存差错检测结果的保持电路。
11.如权利要求10所述的显示装置，其特征在于，所述锁存差错检测器还包含根据锁存差错检测结果，产生所述复位信号的复位信号产生电路。
12.如权利要求11所述的显示装置，其特征在于，所述复位信号产生电路包含使锁存差错检测结果延迟的延迟电路。
13.如权利要求1所述的显示装置，其特征在于，所述相位调整装置包含具有使所述时钟信号各延迟规定延迟量的多个延迟元件的链接缓存器；以及选择器，该选择器有选择地输出所述链接缓存器的多个延迟元件输出的多个时钟信号。
14.如权利要求1所述的显示装置，其特征在于，所述相位调整装置包含分别具有不同数量的延迟量的多个延迟电路；以及连接电路，该连接电路选择所述多个延迟电路中的1个或多个，并利用所选择的1个或多个延迟电路构成串联电路，还同时对所述串联电路供给所述时钟信号。
15.如权利要求1所述的显示装置，其特征在于，所述相位调整装置在使所述时钟信号延迟2周期份额前，结束所述时钟信号的相位的调整。
16.如权利要求1所述的显示装置，其特征在于，所述相位调整装置检测受调整的时钟信号的相位形成最佳相位，并且在检测出时钟信号的相位形成最佳相位时，结束所述时钟信号的相位调整。
17.如权利要求1所述的显示装置，其特征在于，还具有将所述相位调整装置调整的时钟信号的相位当作最佳相位存储的第1存储装置，所述相位调整装置在所述第1存储装置存储所述最佳相位后的写入期，将所述时钟信号的相位调整成所述第1存储装置存储的所述最佳相位。
18.如权利要求17所述的显示装置，其特征在于，所述相位调整装置在所述调整期所述时钟信号调整未结束时，将所述时钟信号的相位调整成预先存储在所述第1存储装置的相位。
19.如权利要求17所述的显示装置，其特征在于，所述相位调整装置使所述时钟信号的相位变化，检测出不发生所述锁存差错的相位范围，并且在检测出的范围为规定值以上时，将所述检测出的相位范围的中央相位当作所述最佳相位，存储到所述第1存储装置。
20.如权利要求17所述的显示装置，其特征在于，所述相位调整装置调整时钟信号对所述串行数据的相对相位，使得在将所述串行数据的始端部输出到所述数据驱动器的同时，将所述调整后的时钟信号输出到数据驱动器。
21.如权利要求20所述的显示装置，其特征在于，所述相位调整装置在检测出所述时钟信号的相位为最佳相位时，调整所述串行数据的相位，使得输出到所述数据驱动器的串行数据的始端部的相位与输出到所述数据驱动器的时钟信号的始端部的相位实质上一致。
22.如权利要求21所述的显示装置，其特征在于，还具有将所述相位调整装置调整的所述串行数据的相位当作最佳相位存储的第2存储装置，所述相位调整装置在所述第2存储装置检测出所述最佳相位后的写入期，将所述串行数据的相位调整成所述第2存储装置存储的所述最佳相位。
23.如权利要求22所述的显示装置，其特征在于，所述相位调整装置在未检测出所述时钟信号的最佳相位或所述串行数据的最佳相位时，将所述时钟信号的相位调整成所述第1存储装置存储的最佳相位，同时还将所述串行数据的相位调整成所述第2存储装置存储的最佳相位。
24.如权利要求1所述的显示装置，其特征在于，将所述调整期设定为保持所述写入期中所选择的放电单元的发光的保持期。
全文摘要
测试模式产生电路(100)在时钟相位调整期，输出测试模式(TP)。触发电路(110)在移位时钟(SCK)的下降沿，锁存测试模式(TP)，并作为测试模式(TP a)输出。锁存差错检测电路(130)根据测试模式(TP a)和延迟移位时钟(DSCK)，输出表示是否发生锁存差错的锁存差错检测信号(LM)。时钟相位控制部(120)根据锁存差错检测信号(LM)，使移位时钟(SCK)延迟，从而输出延迟移位时钟(DSCK)。
文档编号G09G3/20GK1833267SQ2004800222
公开日2006年9月13日 申请日期2004年8月4日 优先权日2003年8月7日
发明者田中和人, 丹羽彰夫, 笠原光弘, 益盛忠行, 清家守 申请人:松下电器产业株式会社