显示装置的制作方法

专利名称：显示装置的制作方法
技术领域：
本发明涉及一种显示装置，尤其是涉及具备移位寄存器电路的显示装置。
背景技术：
以往，已知有一种具备移位寄存器电路的显示装置。此类的显示装置在例如日本特开2005-17973号公报中被公开。
图18用以说明上述日本特开2005-17973号公报所揭示的将现有的显示装置的漏极线加以驱动的移位寄存器电路的电路构成的电路图。参照图18可得知，在将现有显示装置的漏极线加以驱动的移位寄存器电路中，设置有多段的移位寄存器电路部1001至1003。第1段的移位寄存器电路部1001由前段的第1电路部1001a、及后段的第2电路部1001b构成。此外，第1段的移位寄存器电路部1001的第1电路部1001a包含n通道晶体管NT501至NT503、二极管连接的n通道晶体管NT504及电容C501。此外，第1段的移位寄存器电路部1001的第2电路部1001b包含n通道晶体管NT505至NT507、二极管连接的n通道晶体管NT508及电容C502。以下，将n通道晶体管NT501至NT508称为晶体管NT501至NT508。
此外，在第1电路部1001a中，晶体管NT501的漏极连接于正侧电位VDD，并且源极连接于晶体管NT502的漏极。此外，晶体管NT501的栅极连接于节点ND501。晶体管NT502的源极连接于负侧电位VBB。此外，在晶体管NT502的栅极供给有起始信号ST。此外，在连接有晶体管NT501的栅极的节点ND501与负侧电位VBB之间，连接有晶体管NT503。此外，在晶体管NT503的栅极上，供应有起始信号ST。此外，在晶体管NT501的栅极及源极之间，连接有电容C501。此外，在连接有晶体管NT501的栅极的节点ND501与频率信号线CLK1之间，连接有二极管连接的晶体管NT504。
此外，在第2电路部1001b中，晶体管NT505的漏极连接于正侧电位VDD。晶体管NT505的源极与晶体管NT506的漏极连接。此外，晶体管NT505的栅极连接于节点ND503。晶体管NT506的源极连接于负侧电位VBB。此外，晶体管NT506的栅极连接于在第1电路部1001a的晶体管NT501及晶体管NT502之间所设置的节点ND502。
此外，在连接有晶体管NT505的栅极的节点ND503与负侧电位VBB之间，连接有晶体管NT507。此外，晶体管NT507的栅极连接于第1电路部1001a的节点ND502。此外，在晶体管NT505的栅极及源极之间，连接有电容C502。此外，在连接有晶体管NT505的栅极的节点ND503与频率信号线CLK1之间，连接有二极管连接的晶体管NT508。
从设置在晶体管NT505的源极及晶体管NT506的漏极之间的节点ND504(输出节点)中，输出第1段的移位寄存器电路部1001的移位输出信号SR501。此外，第2段以后的移位寄存器电路部1002及1003，具备与第1段的移位寄存器电路部1001相同的构成。亦即，第2段的移位寄存器电路部1002具备与第1段的移位寄存器电路部1001的第1电路部1001a及第2电路部1001b相同电路构成的第1电路部1002a及第2电路部1002b。第2段的移位寄存器电路部1002的第1电路部1002a，连接于第1段的移位寄存器电路部1001的第2电路部1001b的节点ND504(输出节点)。借此，第1段的移位寄存器电路部1001的移位输出信号SR501，输入至第2段的移位寄存器电路部1002的第1电路部1002a。此外，在第2段的移位寄存器电路部1002中，连接有频率信号线(CLK2)，该频率信号线(CLK2)是对与供应至第1段的移位寄存器电路部1001的频率信号CLK1的时序不同的频率信号CLK2进行供应。此外，从第2段的移位寄存器电路部1002的第2电路部的节点ND504(输出节点)，输出第2段的移位寄存器电路部1002的移位输出信号SR502。
此外，第3段的移位寄存器电路部1003具备与第1段的移位寄存器电路部1001的第1电路部1001a及第2电路部1001b相同电路构成的第1电路部1003a及第2电路部1003b。第3段的移位寄存器电路部1003的第1电路部1003a，连接于第2段的移位寄存器电路部1002的第2电路部1002b的节点ND504(输出节点)。借此，第2段的移位寄存器电路部1002的移位输出信号SR502，被输入至第3段的移位寄存器电路部1003的第1电路部1003a。此外，在第3段的移位寄存器电路部1003中，连接有与第1段的移位寄存器电路部1001相同的频率信号CLK1的频率信号线(CLK1)。此外，从第3段的移位寄存器电路部1003的第2电路部的节点ND504(输出节点)，输出第3段的移位寄存器电路部1003的移位输出信号SR503。此移位输出信号SR503，输入至图中未显示的下一段的移位寄存器电路部的第1电路部。
此外，各段的移位寄存器电路部1001至1003的节点ND504，连接于水平开关1100。具体而言，水平开关1100具备多个晶体管NT510至NT512。此晶体管NT510至NT512的栅极分别连接于第1段至第3段的移位寄存器电路部1001至1003的节点ND504。借此，各段的移位寄存器电路部1001至1003的移位输出信号SR501至SR503，分别输入至水平开关1100的晶体管NT510至NT512的栅极。此外，晶体管NT510至NT512的漏极分别连接于各段的漏极线。此外，晶体管NT510至NT512的源极分别连接于视频信号线(Video)。
通过上述构成，在现有的一例显示装置的用以驱动漏极线的移位寄存器电路中，通过各段的移位寄存器电路部1001至1003，使上升至H位准的时序产生移位后的移位输出信号SR501至SR503，分别输入至水平开关1100的各个晶体管NT510至NT512的栅极。借此，水平开关1100的各个晶体管NT510至NT512依序成为导通(on)状态，因此是以影像信号经由晶体管NT510至NT512而从视频信号线(Video)依序输出至漏极线的方式构成。
然而，在图18所示的现有的一例具备移位寄存器电路的显示装置中，在将正侧电位VDD与负侧电位VBB供应至移位寄存器电路之后，在移位寄存器电路尚未进行扫描的状态下，会产生各段的移位寄存器电路部1001至1003的输出节点的节点ND504的电位，处在正侧电位VDD与负侧电位VBB之间的不稳定电位的问题。因此，有可能产生栅极连接于节点ND504的水平开关1100的晶体管NT510至NT512会在未意料到的时序中成为导通的情况。此时，影像信号经由成为该导通状态的晶体管NT510至NT512，从视频信号线(Video)输出至漏极线，因而产生影像信号在未意料到的时序中被输入至漏极线的问题。

发明内容
本发明为了解决上述课题而进行创作，本发明的目的之一在于提供一种可抑制信号在未意料到的时序中被输入至栅极线或漏极线的显示装置。
为了达成上述目的，本发明的一种形态为显示装置，其特征为具备移位寄存器电路，该移位寄存器电路包含第1移位寄存器电路部，将第1移位信号予以输出；第2移位寄存器电路部，配置在朝扫描方向的第1移位寄存器电路部的下一段，并且将第2移位信号予以输出；逻辑合成电路部，由以第1电位导通的第1导电型的多个晶体管构成，并输入第1移位信号及第2移位信号，同时对第1移位信号及第2移位信号进行逻辑合成，而将移位输出信号予以输出。此外，第1移位寄存器电路部及第2移位寄存器电路部的至少一个包含重设(reset)晶体管，该重设晶体管响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将输出第1移位信号或第2移位信号的节点的电位重设成使逻辑合成电路部的晶体管为不导通的第2电位。
在此形态的显示装置中，如上所述，构成为第1移位寄存器电路部及第2移位寄存器电路部的至少一个包含重设晶体管，该重设晶体管响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将输出第1移位信号或第2移位信号的节点的电位重设成使逻辑合成电路部的晶体管为不导通的第2电位，借此，可通过重设晶体管将输出至逻辑合成电路部第1移位信号及第2移位信号的至少一个固定在逻辑合成电路部的晶体管为不导通的第2电位。借此，在分别将第1移位信号及第2移位信号输入于逻辑合成电路部的2个晶体管的栅极、并且采用经由该2个晶体管所输出的信号，来做为对第1移位信号及第2移位信号进行逻辑合成后的移位输出信号时，可将第1移位信号及第2移位信号的至少一个固定为逻辑合成电路部的晶体管为不导通的第2电位，因此可将逻辑合成电路部的2个晶体管的至少一个保持在不导通状态。借此，移位输出信号不会经由逻辑合成电路部的2个晶体管而输出，因此，可抑制信号在未意料到的时序中被输入至栅极线及漏极线。此外，重设晶体管构成为响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将输出第1移位信号或第2移位信号的节点电位重设成第2电位，借此，可以不需要为了将在重设晶体管上输出第1移位信号或第2移位信号的节点电位重设成第2电位，而另外将驱动信号供应至重设晶体管。借此，不需另外形成用以产生这种驱动信号的信号产生电路，因此可抑制显示装置的电路构成的复杂化。
在上述一种形态的显示装置中，较理想的是第1移位寄存器电路部及第2移位寄存器电路部两者都包含重设晶体管。根据此构成，可通过重设晶体管，将第1移位寄存器电路部所输出的第1移位信号及第2移位寄存器电路部所输出的第2移位信号两者固定在逻辑合成电路部的晶体管为不导通的第2电位。借此，在分别将第1移位信号及第2移位信号输入于逻辑合成电路部的2个晶体管的栅极、并且采用经由该2个晶体管所输出的信号，来做为对第1移位信号及第2移位信号进行逻辑合成后的移位输出信号时，可将逻辑合成电路部的2个晶体管，均保持在不导通状态。因此，更可抑制信号在未意料到的时序中被输入至栅极线及漏极线。
在上述一种形态的显示装置中，较理想的是第1移位寄存器电路部及第2移位寄存器电路部的至少一个包含前段的第1电路部及后段的第2电路部；第2电路部包含连接于第2电位侧与输出第1移位信号或第2移位信号的节点之间、且栅极连接于第1电路部的输出节点的第1导电型第1晶体管；重设晶体管具备响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，并将第1电路部的输出节点重设成第1电位的功能；通过响应于通过重设晶体管将第1电路部的输出节点重设成第1电位者而使第1晶体管成为导通状态，而使第2电路部的输出第1移位信号或第2移位信号的节点重设成第2电位。根据此构成，可通过重设晶体管响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将第1电路部的输出节点重设成第1电位，借此，可使栅极连接于第1电路部的输出节点的第1导电型第1晶体管成为导通状态，因此可经由第1晶体管，从第2电位侧中，将第2电位供应至输出第1移位信号及第2移位信号的节点。借此，可容易地响应于预定的驱动信号，将输出第1移位信号或第2移位信号的节点的电位重设成第2电位。
在上述重设晶体管具备将第1电路部的输出节点重设为第1电位的功能的构成中，较理想的是重设晶体管连接于第1电位侧与第1电路部的输出节点之间，并且栅极连接于用以输出朝扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号的节点。根据此构成，可容易地使重设晶体管具备响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号，将第1电路部的输出节点重设成第1电位的功能。
在此情况下较理想的是移位寄存器电路具备朝第1扫描方向以及与第1扫描方向相反的第2扫描方向进行扫描的功能；连接于第1电位侧与第1电路部的输出节点之间的重设晶体管包含第1重设晶体管及第2重设晶体管；第1重设晶体管连接于第1电位侧与包含第1重设晶体管的移位寄存器电路部的第1电路部的输出节点之间，并且栅极连接于输出朝第1扫描方向包含第1重设晶体管的移位寄存器电路部的2段以上之前段的移位寄存器电路部的输出信号的节点；第2重设晶体管连接于第1电位侧与包含第2重设晶体管的移位寄存器电路部的第1电路部的输出节点之间，并且栅极连接于用以输出朝第2扫描方向包含第2重设晶体管的移位寄存器电路部的2段以上之前段的移位寄存器电路部的输出信号的节点。根据此构成，在可朝第1扫描方向以及第2扫描方向进行扫描的移位寄存器电路中，在朝第1扫描方向进行扫描时，可采用第1重设晶体管，响应于朝第1扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号，将第1电路部的输出节点重设成第1电位，并且，在朝第2扫描方向进行扫描时，可采用第2重设晶体管，响应于朝第2扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号，将第1电路部的输出节点重设成第1电位。借此，在可朝第1及第2扫描方向的两方向进行扫描的移位寄存器电路中，在朝第1扫描方向进行扫描时以及在朝第2扫描方向进行扫描时，均可将第1电路部的输出节点重设成第1电位。
在上述移位寄存器电路具有可朝第1扫描方向以及第2扫描方向进行扫描的功能，并且重设晶体管包含第1重设晶体管及第2重设晶体管的构成中，较理想的是在朝第1扫描方向进行扫描时，在第2重设晶体管的栅极输入朝对第1扫描方向包含第1重设晶体管及第2重设晶体管的移位寄存器电路部的2段以上之后段的移位寄存器电路部的输出信号；在朝第2扫描方向进行扫描时，对第1重设晶体管的栅极中输入朝第2扫描方向包含第1重设晶体管及第2重设晶体管的移位寄存器电路部的2段以上之后段的移位寄存器电路部的输出信号。根据此构成，在对第1扫描方向进行扫描时，可采用第2重设晶体管，响应于朝第1扫描方向距本身段2段以上之后段的移位寄存器电路部的输出信号，将第1电路部的输出节点重设成第1电位，并且，在朝第2扫描方向进行扫描时，可采用第1重设晶体管，响应于朝第2扫描方向距本身段2段以上之后段的移位寄存器电路部的输出信号，将第1电路部的输出节点重设成第1电位。借此，在可在第1及第2扫描方向的两方向上进行扫描的移位寄存器电路中，在朝第1扫描方向进行扫描时以及在朝第2扫描方向进行扫描时，均可响应于本身段2段以上之前段的移位寄存器电路部的输出信号以及本身段2段以上之前段的移位寄存器电路部的输出信号两者，将第1电路部的输出节点重设成第1电位，因此，更可确实地将第1电路部的输出节点重设成第1电位。
在上述重设晶体管包含第1重设晶体管及第2重设晶体管的构成中，较理想的是第1重设晶体管及第2重设晶体管是相互相接在源极/漏极的彼此对应一方及彼此对应另一方。根据此构成，可将第1重设晶体管的源极/漏极与第2重设晶体管的源极/漏极加以共享，因此可简化显示装置的电路构成。
在上述构成中，较理想的是移位寄存器电路包含用以将扫描方向切换为第1扫描方向及第2扫描方向的扫描方向切换电路部。根据此构成，可容易通过扫描方向切换电路部，使移位寄存器电路具备朝第1扫描方向以及第2扫描方向进行扫描的功能。
在上述一种形态的显示装置中，较理想的是逻辑合成电路部的晶体管包含第2晶体管，其源极/漏极的一方连接于用来供应切换成第1电位及第2电位的第1信号的第1信号线，并且在栅极输入第1移位信号；及第3晶体管，其源极/漏极的一方连接于第2晶体管的源极/漏极的另一方，并且在栅极输入第2移位信号；在第1移位信号及第2移位信号为第1电位时，第2晶体管及第3晶体管成为导通状态，并且从第1信号线中，将第1电位的第1信号供应至第2晶体管的源极/漏极的一方，借此，第1电位的移位输出信号即经由第2晶体管及第3晶体管输出；在第1移位信号从第1电位改变为第2电位时，将第2电位的第1信号从第1信号线供应至第2晶体管的源极/漏极的一方，借此，第2电位的移位输出信号即经由第2晶体管及第3晶体管输出。根据此构成，在第1移位信号及第2移位信号为第1电位时，可经由逻辑合成电路部的第2晶体管及第3晶体管的2个晶体管，将对第1电位的第1移位信号及第1电位的第2移位信号进行逻辑合成后的第1电位的移位输出信号予以输出，并且在第1移位信号从第1电位改变为第2电位时，可经由逻辑合成电路部的第2晶体管及第3晶体管的2个晶体管，将对第2电位的第1移位信号及第1电位的第2移位信号进行逻辑合成后的第2电位的移位输出信号予以输出，借此，可容易从逻辑合成电路部将对第1移位信号及第2移位信号进行逻辑合成后的移位输出信号予以输出。
在此情况下，较理想的是在第1信号为第2电位期间，移位输出信号强制保持在第2电位。根据此构成，在多段的逻辑合成电路部所输出的移位输出信号的电位，依序从第2电位(例如L位准)改变为第1电位(例如H位准)时，在第1信号为第2电位(L位准)期间，可将从前段的逻辑合成电路部所输出的移位输出信号以及从下一段的逻辑合成电路部所输出的移位输出信号两方，强制保持在第2电位(L位准)。借此，在前段的逻辑合成电路部所输出的移位输出信号为第1电位(H位准)、下一段的逻辑合成电路部所输出的移位输出信号为第2电位(L位准)时，通过将第1信号保持在第2电位(L位准)，可将前段及下一段的逻辑合成电路部所分别输出的移位输出信号均保持在第2电位(L位准)。此外，在第1信号为第2电位(L位准)期间之后，只需将下一段的逻辑合成电路部所输出的移位输出信号改变为第1电位(H位准)，则可避免前段的逻辑合成电路部所输出的移位输出信号从第1电位(H位准)改变为第2电位(L位准)的时序，与下一段的逻辑合成电路部所输出的移位输出信号从第2电位(L位准)改变为第1电位(H位准)的时序产生重迭。借此，可抑制起因在前段的逻辑合成电路部所输出的移位输出信号从第1电位(H位准)改变为第2电位(L位准)的时序、与下一段的逻辑合成电路部所输出的移位输出信号从第2电位(L位准)改变为第1电位(H位准)的时序产生重迭而导致的噪声的产生。
在上述第1移位信号从第1电位改变为第2电位时，输出第2电位的移位输出信号的构成中，较理想的是逻辑合成电路部包含在第1移位信号从第1电位改变为第2电位之后，用于将移位输出信号固定在第2电位的电位固定电路部。根据此构成，可通过电位固定电路部，在第1移位信号从第1电位改变为第2电位之后，将移位输出信号固定在第2电位，因此，在第1移位信号为第2电位且第2移位信号为第1电位之际，可将移位输出信号固定在第2电位。此外，在之后将第2移位信号改变为第2电位，借此使第1移位信号及第2移位信号均成为第2电位时，也可将移位输出信号固定在第2电位。
在上述逻辑合成电路部包含对栅极输入第1移位信号的第2晶体管及对栅极输入第2移位信号的第3晶体管的构成中，较理想的是第1移位寄存器电路部包含对漏极至少供应第1电位，并且栅极连接于输出第1移位信号的节点的第4晶体管；及连接于第4晶体管的栅极-源极间的第1电容；第2移位寄存器电路部包含对漏极至少供应第1电位、且栅极连接于输出第2移位信号的节点的第5晶体管；及连接于第5晶体管的栅极-源极间的第2电容。根据此构成，例如对第4晶体管(第5晶体管)的漏极供应正侧电位VDD，并且第4晶体管(第5晶体管)为n通道晶体管时，可使第4晶体管(第5晶体管)的栅极电位上升至与VDD相比，还高于第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位，因此，可分别将具有较VDD+Vt还高的电位(VDD+Vα)的第1移位信号及第2移位信号供应至逻辑合成电路部的第2晶体管及第3晶体管的栅极。借此，可防止经由逻辑合成电路部的第2晶体管及第3晶体管而输出的移位输出信号的电位，较VDD降低第2晶体管及第3晶体管的临限值电压(Vt)份的情况。此外，对第4晶体管(第5晶体管)的漏极供应负侧电位VBB、且第4晶体管(第5晶体管)为p通道晶体管的情况下，可使第4晶体管(第5晶体管)的栅极电位降低至较VBB还低于第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位，因此，可分别将具有较VBB-Vt还低的电位(VBB-Vα)的第1移位信号及第2移位信号供应至逻辑合成电路部的第2晶体管及第3晶体管的栅极。借此，可防止经由逻辑合成电路部的第2晶体管及第3晶体管而输出的移位输出信号的电位，较VBB还升高第2晶体管及第3晶体管的临限值电压(Vt)份的情况。
在包含上述第4晶体管及第5晶体管的构成中，较理想的是在第4晶体管的漏极，连接有用以供应切换成第1电位及第2电位的第1信号的第1信号线，并且在栅极供应有第1频率信号；在第5晶体管的漏极连接有用以供应第1信号的第1信号线，并且在栅极供应有第2频率信号；第1信号分别在第1频率信号从第2电位变为第1电位之后，以及在第2频率信号从第2电位变为第1电位之后，从第2电位切换为第1电位。根据此构成，通过第1频率信号(第2频率信号)将第4晶体管(第5晶体管)的栅极电位从第2电位变为第1电位，并且伴随在此使第4晶体管(第5晶体管)成为导通状态之后，可通过第1信号将第4晶体管(第5晶体管)的源极电位从第2电位变为第1电位。借此，此时的第4晶体管(第5晶体管)的源极电位的变化量也可使第4晶体管(第5晶体管)的栅极电位上升或下降。亦即，除了对第4晶体管(第5晶体管)的漏极供应做为固定电位的第1电位时，第4晶体管(第5晶体管)的栅极与源极之间的第1电容(第2电容)所导致的第4晶体管(第5晶体管)的栅极电位上升或是下降之外，将源极电位从第2电位变为第1电位之际的变化量也可使第4晶体管(第5晶体管)的栅极电位上升或下降。因此，可更容易使第1及第2移位信号的电位上升至较VDD还高于临限值电压(Vt)以上的电位，或是降低至较VBB还低于临限值电压(Vt)以上的电位。因此，可更容易将具有较VDD+Vt还高的电位或是较VBB-Vt还低的电位的第1移位信号及第2移位信号供应至逻辑合成电路部的第2晶体管的栅极及第3晶体管的栅极，因此，可抑制经由第2晶体管及第3晶体管而输出的移位输出信号的电位升高或降低临限值电压(Vt)份的情况。
在包含上述第4晶体管及第5晶体管的构成中，较理想的是在第4晶体管的漏极，连接有用以供应切换成第1电位及第2电位的第2信号的第2信号线，并且对栅极供应第1频率信号；在第5晶体管的漏极，连接有用以供应切换成第1电位及第2电位的第3信号的第3信号线，并且对栅极供应第2频率信号；第2信号分别在第1频率信号从第2电位变为第1电位之后，从第2电位切换成第1电位；第3信号分别在第2频率信号从第2电位变为第1电位之后，从第2电位切换成第1电位。根据此构成，第1移位寄存器电路部的第4晶体管及第2移位寄存器电路部的第5晶体管分别配合响应于第1频率信号及第2频率信号而导通的时序，将第4及第5晶体管的源极电位从第2电位变为第1电位。此外，在第1移位寄存器电路部的第4晶体管及第2移位寄存器电路部的第5晶体管分别响应于第1频率信号及第2频率信号而成为不导通状态为止，可将第4及第5晶体管的源极电位分别保持在第1电位。借此，在第4及第5晶体管响应于第1及第2频率信号而成为不导通为止之间，可抑制起因在第4及第5晶体管的源极电位成为第2电位、而使第4及第5晶体管的栅极电位产生变动的问题。此时，可抑制从连接有第1移位寄存器电路部的第4晶体管的栅极的节点中所输出的第1移位信号、以及从连接有第2移位寄存器电路部的第5晶体管的栅极的节点中所输出的第2移位信号产生变动的问题，因此，可抑制对栅极输入第1移位信号的逻辑合成电路部的第2晶体管的动作，以及对栅极输入第2移位信号的逻辑合成电路部的第3晶体管的动作产生不稳定的问题。
在包含上述第4晶体管及第5晶体管的构成中，较理想的是重设晶体管也具备响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号、将第4晶体管或第5晶体管的源极电位重设成第2电位的功能。根据此构成，例如第4晶体管(第5晶体管)为n通道晶体管、且对第4晶体管(第5晶体管)的漏极供应正侧电位VDD(第1电位)、而使第4晶体管(第5晶体管)的源极电位上升时，可在此之前，响应于朝扫描方向本身的2段以上之前段的移位寄存器电路部的输出信号，将第4晶体管(第5晶体管)的源极电位重设成负侧电位VBB(第2电位)，因此可确实地使第4晶体管(第5晶体管)的栅极电位提高第4晶体管(第5晶体管)的源极电位从负侧电位VBB上升至正侧电位VDD的电位差份。借此，相比较于从正侧电位VDD与负侧电位VBB之间的较不稳定的电位中使第4晶体管(第5晶体管)的源极电位上升的情况，更可使第4晶体管(第5晶体管)的栅极电位上升，因此，更可确实地使第4晶体管(第5晶体管)的栅极电位上升至较VDD还高于第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vα)份的电位。此外，在第4晶体管(第5晶体管)为p通道晶体管、且对第4晶体管(第5晶体管)的漏极供应负侧电位VBB(第1电位)、而使第4晶体管(第5晶体管)的源极电位降低时，可在此之前，响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号，将第4晶体管(第5晶体管)的源极电位重设成正侧电位VDD(第2电位)，因此可确实地使第4晶体管(第5晶体管)的栅极电位，降低第4晶体管(第5晶体管)的源极电位从正侧电位VDD降低至负侧电位VBB的电位差份。借此，相比较于从正侧电位VDD与负侧电位VBB之间的较不稳定的电位中，使第4晶体管(第5晶体管)的源极电位降低的情况，更可使第4晶体管(第5晶体管)的栅极电位降低，因此，更可确实地使第4晶体管(第5晶体管)的栅极电位降低至较VBB还低于第4晶体管(第5晶体管)的临限值电压(Vt)以上的预定电压(Vβ)份的电位。
在上述一种形态的显示装置中，较理想的是移位寄存器电路适用于用以驱动栅极线的移位寄存器电路及用以驱动漏极线的移位寄存器电路中至少一个。根据此构成，可容易地抑制信号在未意料到的时序中被输入至栅极线及漏极线中至少一个。
在上述一种形态的显示装置中，较理想的是构成第1移位寄存器电路部、第2移位寄存器电路部及逻辑合成电路部的晶体管、以及重设晶体管具有第1导电型。根据此构成，相比较于以具有第1导电型及第2导电型的2种导电型的晶体管将构成第1移位寄存器电路部、第2移位寄存器电路部及逻辑合成电路部的晶体管、以及重设晶体管加以构成的情况，可减少在形成这些晶体管时的离子植入步骤的次数以及离子植入光罩的片数。借此，不仅可抑制制造过程的复杂化，并可抑制制造成本的增加。
在上述一种形态的显示装置中，较理想的是显示装置为液晶显示装置及电激发光显示装置中的任一个。


图1显示本发明第1实施形态的液晶显示装置的平面图。
图2显示图1所示的第1实施形态的液晶显示装置的V驱动器内部的电路图。
图3用以说明本发明第1实施形态的液晶显示装置的V驱动器的动作的电压波形图。
图4显示本发明第2实施形态的液晶显示装置的平面图。
图5显示图4所示的第2实施形态的液晶显示装置的V驱动器内部的电路图。
图6用以说明本发明第2实施形态的液晶显示装置的V驱动器的动作的电压波形图。
图7显示本发明第3实施形态的液晶显示装置的V驱动器内部的电路图。
图8用以说明本发明第3实施形态的液晶显示装置的V驱动器的动作的电压波形图。
图9显示本发明第4实施形态的液晶显示装置的V驱动器内部的电路图。
图10用以说明本发明第4实施形态的液晶显示装置的V驱动器的动作的电压波形图。
图11显示本发明第5实施形态的液晶显示装置的V驱动器内部的电路图。
图12用以说明本发明第5实施形态的液晶显示装置的V驱动器的动作的电压波形图。
图13显示本发明第6实施形态的液晶显示装置的V驱动器内部的电路图。
图14用以说明本发明第6实施形态的液晶显示装置的V驱动器的动作的电压波形图。
图15显示本发明第7实施形态的液晶显示装置的H驱动器内部的电路图。
图16显示本发明第8实施形态的有机电激发光显示装置的平面图。
图17显示本发明第9实施形态的有机电激发光显示装置的平面图。
图18用以说明将现有的显示装置的漏极线予以驱动的移位寄存器电路的电路构成的电路图。
主要组件符号说明1、1a、1b、1c基板2、2a、102、102a显示部3、3a、1100水平开关4、4a H驱动器5、5a V驱动器10 驱动IC11 信号产生电路12 电源电路20、20a、120、120a像素21、121、122、NT1至NT8、NT11至NT18、NT21至NT28、NT31至NT38、NT41至NT48、NT51至NT58、NT61至NT72、NT81至NT92、NT101至NT112、NT121至NT126、NT131至NT136、NT141至NT146、NT151至NT156、NT161至NT164、NT171至NT174、NT501至NT508 n通道晶体管21a、121a、122a、PT1至PT8、PT11至PT18、PT21至PT28、PT31至PT38、PT41至PT48、PT51至PT58、PT61至PT72、PT81至PT92、PT101至PT112、PT121至PT125、PT131至PT136、PT141至PT146、PT151至PT156、PT161至PT164 p通道晶体管22、22a 像素电极23、23a 对向电极24、24a 液晶
25、25a、123、123a辅助电容51至56、501至506、511至516、521至526、531至536、1001至1003移位寄存器电路部51a至56a、501a至506a、511a至516a、521a至526a、531a至536a、1001a至1003a第1电路部51b至56b、501b至506b、511b至516b、521b至526b、531b至536b、1001b至1003b第2电路部60a、600a、610a、620a、630a输出信号输入切换电路部60b、600b、610b、620b、630b移位信号输入切换电路部70、700、710、720、730扫描方向切换电路部81至84、801至804、811至814、821至824、831至834逻辑合成电路部81a至84a、811a至814a、831a至834a电位固定电路部91、901、911 电路部124、124a 阳极125、125a 阴极126、126a 有机电激发光组件C1至C4、C11至C14、C21至C24、C31至C34、C41至C44、C51至C54、C121、C131、C141、C151、C161、C501、C502电容CLK1、CLK2、CKH、CKH1、CKH2、CKV、CKV1、CKV2频率信号线(频率信号)CSH、CSV扫描方向切换信号线(扫描方向切换信号)Drain1至Drain3移位输出信号Dummy虚设栅极线(移位输出信号)ENB、ENB1、ENB2使能信号线(使能信号)Gate1第1段栅极线(移位输出信号)Gate2第2段栅极线(移位输出信号)Gate3第3段栅极线(移位输出信号)ND1至ND7、ND501至ND504节点NT39、NT40、NT49、NT50、NT59、NT60、PT39、PT40、PT49、PT50、PT59、PT60重设晶体管
NT510至NT512晶体管SR1至SR6移位信号SR11至SR18输出信号SR501至SR503移位输出信号ST、STH、STV起始信号VBB负侧电位VDD正侧电位Video 视频信号线(视频信号)XCSV、XCSH 反转扫描方向切换信号线(反转扫描方向切换信号)XENB 反转使能信号线(反转使能信号)具体实施方式

以下根据附图，说明本发明的实施形态。
(第1实施形态)首先参照图1，在此第1实施形态中，是在基板1上设置显示部2。在显示部2，以矩阵状配置有像素20。在图1中，为了简化附图，仅显示出1个像素20。各个像素20是由n通道晶体管21(以下称为晶体管21)、像素电极22、对向配置于像素电极22的对各个像素20为共通的对向电极23、包夹于像素电极22及对向电极23之间的液晶24及辅助电容25构成。此外，晶体管21的源极连接于像素电极22及辅助电容25，并且漏极连接于漏极线。此晶体管21的栅极连接于栅极线。
此外，以沿着显示部2的一边的方式，在基板1上设置用以驱动(扫描)显示部2的漏极线的水平开关(HSW)3及H驱动器4。此外，以沿着显示部2的另一边的方式，在基板1上设置用于驱动(扫描)显示部2的栅极线的V驱动器5。在图1的水平开关3中仅显示2个开关，但实际上配置有对应像素的数目的开关。此外，在图1的H驱动器4及V驱动器5中，仅分别显示2个移位寄存器电路部，但实际上配置有对应像素的数目的移位寄存器电路部。
此外，在基板1的外部设置有驱动IC10。此驱动IC10具备信号产生电路11及电源电路12。从驱动IC10中，将视频信号Video、起始信号STH、扫描方向切换信号CSH、频率信号CKH、使能信号ENB、正侧电位VDD及负侧电位VBB供应至H驱动器4。此外，从驱动IC10中，将起始信号STV、使能信号ENB、扫描方向切换信号CSV、频率信号CKV、正侧电位VDD及负侧电位VBB供应至V驱动器5。
此外，如图2所示，在第1实施形态中，在V驱动器5的内部中，设置有多段的移位寄存器电路部51至56、由输出信号输入切换电路部60a与移位信号输入切换电路部60b所组成的扫描方向切换电路部70、多段的逻辑合成电路部81至84及电路部91。在图2中，为了简化附图，仅显示出6段的移位寄存器电路部51至56及4段的逻辑合成电路部81至84，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。
之后，第1段的移位寄存器电路部51由前段的第1电路部51a、及后段的第2电路部51b构成。第1电路部51a包含n通道晶体管NT1及NT2、二极管连接的n通道晶体管NT3、及电容C1及C2。此外，第2电路部51b包含n通道晶体管NT4、NT5、NT6及NT7、二极管连接的n通道晶体管NT8、及电容C3及C4。以下，将n通道晶体管NT1至NT8分别称为晶体管NT1至NT8。
此外，第1段的移位寄存器电路部51所设置的晶体管NT1至NT8皆由以n型MOS晶体管(场效晶体管)所组成的TFT(薄膜晶体管)构成。此外，晶体管NT1、NT2、NT6、NT7及NT8具有互为电性连接的2个栅极。此外，在第1电路部51a中，晶体管NT1的源极连接于负侧电位VBB，并且漏极连接于第1电路部51a的输出节点的节点ND1。此外，电容C1的一方电极连接于负侧电位VBB，并且另一方电极连接于节点ND1。此外，晶体管NT2的源极经由晶体管NT3而连接于节点ND1，并且漏极连接于频率信号线(CKV1)。此外，电容C2连接于晶体管NT2的栅极与源极之间。
此外，在第2电路部51b中，晶体管NT4的源极连接于节点ND3，并且栅极连接于节点ND2。此外，晶体管NT5的源极连接于负侧电位VBB，并且漏极连接于节点ND3。此晶体管NT5的栅极连接于第1电路部51a的节点ND1。此外，晶体管NT6的源极连接于负侧电位VBB，并且漏极连接于节点ND2。此晶体管NT6的栅极连接于第1电路部51a的节点ND1。此外，晶体管NT6是为了在晶体管NT5成为导通状态时，使晶体管NT4成为不导通状态的目的而设置。此外，晶体管NT7的源极经由晶体管NT8而连接于节点ND2，并且漏极连接于频率信号线(CKV1)。此外，电容C3连接于晶体管NT4的栅极与源极之间。此外，电容C4连接于晶体管NT7的栅极与源极之间。
此外，第2段至第6段的移位寄存器电路部52至56，具有与上述第1段的移位寄存器电路部51几乎相同的电路构成。具体而言，第2段至第6段的移位寄存器电路部52至56分别由与第1段的移位寄存器电路部51的第1电路部51a几乎相同的电路构成的第1电路部52a至56a、以及与第1段的移位寄存器电路部51的第2电路部51b几乎相同的电路构成的第2电路部52b至56b构成。
第2段的移位寄存器电路部52包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n通道晶体管NT11至NT18以及对应于电容C1至C4的电容C11至C14。n通道晶体管NT14为本发明的“第4晶体管”及“第5晶体管”的一个例子，n通道晶体管NT16为本发明的“第1晶体管”的一个例子。此外，电容C13为本发明的“第1电容”及“第2电容”的一个例子。以下，将n通道晶体管NT11至NT18分别称之为晶体管NT11至NT18。
此外，第3段的移位寄存器电路部53包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n通道晶体管NT21至NT28，以及对应于电容C1至C4的电容C21至C24。n通道晶体管NT24为本发明的“第4晶体管”及“第5晶体管”的一个例子，n通道晶体管NT26为本发明的“第1晶体管”的一个例子。此外，电容C23为本发明的“第1电容”及“第2电容”的一个例子。以下，将n通道晶体管NT21至NT28分别称为晶体管NT21至NT28。
此外，第4段的移位寄存器电路部54包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n通道晶体管NT31至NT38，以及对应于电容C1至C4的电容C31至C34。n通道晶体管NT34为本发明的“第4晶体管”及“第5晶体管”的一个例子，n通道晶体管NT36为本发明的“第1晶体管”的一个例子。此外，电容C33为本发明的“第1电容”及“第2电容”的一个例子。以下，将n通道晶体管NT31至NT38分别称为晶体管NT31至NT38。
此外，第5段的移位寄存器电路部55包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n通道晶体管NT41至NT48，以及对应于电容C1至C4的电容C41至C44。n通道晶体管NT44为本发明的“第4晶体管”及“第5晶体管”的一个例子，n通道晶体管NT46为本发明的“第1晶体管”的一个例子。此外，电容C43为本发明的“第1电容”及“第2电容”的一个例子。以下，将n通道晶体管NT41至NT48分别称为晶体管NT41至NT48。
此外，第6段的移位寄存器电路部56包含对应于第1段的移位寄存器电路部51的晶体管NT1至NT8的n通道晶体管NT51至NT58，以及对应于电容C1至C4的电容C51至C54。n通道晶体管NT54为本发明的“第4晶体管”及“第5晶体管”的一个例子，n通道晶体管NT56为本发明的“第1晶体管”的一个例子。此外，电容C53为本发明的“第1电容”及“第2电容”的一个例子。以下，将n通道晶体管NT51至NT58分别称为晶体管NT51至NT58。
在此，在第1实施形态中，第4段的移位寄存器电路部54的第1电路部54a包含用以将输出移位信号SR4的节点ND2的电位重设成负侧电位VBB的n通道晶体管NT39及NT40。此外，第5段的移位寄存器电路部55的第1电路部55a包含用以将输出移位信号SR5的节点ND2的电位重设成负侧电位VBB的n通道晶体管NT49及NT50。此外，第6段的移位寄存器电路部56的第1电路部56a包含用以将输出移位信号SR6的节点ND2的电位重设成负侧电位VBB的n通道晶体管NT59及NT60。以下，n通道晶体管NT39、NT40、NT49、NT50、NT59、NT60分别称为重设晶体管NT39、NT40、NT49、NT50、NT59、NT60。这些重设晶体管NT39、NT40、NT49、NT50、NT59、NT60，皆是由n型MOS晶体管所组成的TFT构成。
此外，重设晶体管NT39及NT40使源极及漏极的彼此相互连接。此外，在重设晶体管NT39及NT40的漏极分别连接有正侧电位VDD，并且在源极分别连接有第4段的移位寄存器电路部54的第1电路部54a的输出节点的节点ND1。此外，在第1实施形态中，重设晶体管NT39的栅极连接于第2段的移位寄存器电路部52的节点ND3。此外，重设晶体管NT40的栅极连接于第6段的移位寄存器电路部56的节点ND3。亦即，在第1实施形态中，重设晶体管NT39的栅极连接于节点ND3，该节点ND3输出朝顺向扫描方向包含重设晶体管NT39的第4段的移位寄存器电路部54的2段前的移位寄存器电路部52的输出信号SR12。此外，重设晶体管NT40的栅极连接于节点ND3，该节点ND3输出朝顺向扫描方向包含重设晶体管NT40的第4段的移位寄存器电路部54的2段后的移位寄存器电路部56的输出信号SR16。
借此，在第1实施形态中构成为，若响应于移位寄存器电路部52的H位准的输出信号SR12而使重设晶体管NT39导通，则经由重设晶体管NT39而供应正侧电位VDD，借此使第1电路部54a的节点ND1的电位成为正侧电位VDD(H位准)。此外还构成为，若第1电路部54a的节点ND1的电位成为正侧电位VDD(H位准)，则使第2电路部54b的晶体管NT36导通，因此经由晶体管NT36而供应负侧电位VBB，借此使输出移位信号SR4的第2电路部54b的节点ND2重设成负侧电位VBB。此外，构成为，若响应于移位寄存器电路部56的H位准的输出信号SR16而使重设晶体管NT40导通，则经由重设晶体管NT40而供应正侧电位VDD，借此使第1电路部54a的节点ND1的电位成为正侧电位VDD(H位准)。此外，与上述重设晶体管NT39所进行的重设时的动作相同，以使输出移位信号SR4的第2电路部54b的节点ND2重设成负侧电位VBB的方式构成。
此外，重设晶体管NT49及NT50是使源极及漏极彼此相互连接。此外，对重设晶体管NT49及NT50的漏极分别连接有正侧电位VDD，并且在源极分别连接有第5段的移位寄存器电路部55的第1电路部55a的输出节点的节点ND1。此外，重设晶体管NT49的栅极连接于第3段的移位寄存器电路部53的节点ND3。此外，重设晶体管NT50的栅极连接于输出未图示的第7段的移位寄存器电路部的输出信号SR17的节点。借此，在第5段的移位寄存器电路部55中与上述第4段的移位寄存器电路部54相同，以使输出移位信号SR5的第2电路部55b的节点ND2重设成负侧电位VBB的方式构成。
此外，重设晶体管NT59及NT60使源极及漏极彼此相互连接。此外，在重设晶体管NT59及NT60的漏极分别连接有正侧电位VDD，并且在源极分别连接有第6段的移位寄存器电路部56的第1电路部56a的输出节点的节点ND1。此外，重设晶体管NT59的栅极连接于第4段的移位寄存器电路部54的节点ND3。此外，重设晶体管NT60的栅极连接于输出未图示的第8段的移位寄存器电路部的输出信号SR18的节点。借此，在第6段的移位寄存器电路部56中与上述第4段的移位寄存器电路部54相同，以使输出移位信号SR6的第2电路部56b的节点ND2重设成负侧电位VBB的方式构成。
此外，第2段的移位寄存器电路部52的晶体管NT12及NT17、第4段的移位寄存器电路部54的晶体管NT32及NT37、第6段的移位寄存器电路部56的晶体管NT52及NT57连接于频率信号线(CKV2)。此外，第3段的移位寄存器电路部53的晶体管NT22及NT27、第5段的移位寄存器电路部55的晶体管NT42及NT47连接于频率信号线(CKV1)。亦即，频率信号线(CKV1)及频率信号线(CKV2)是在每1段交互连接。
此外，在第1实施形态中，是在各段的移位寄存器电路部51至56中，交互设置有各为1个的使能信号线(ENB1)及使能信号线(ENB2)。此使能信号线(ENB1)及使能信号线(ENB2)为本发明的“第2信号线”及“第3信号线”的一个例子。此外，构成为经由此使能信号线(ENB1)，而供应用以将电位在预定的时序中从L位准切换至H位准的使能信号ENB1，并经由此使能信号线(ENB2)而供应用以将电位在与使能信号ENB1为不同的时序中从L位准切换至H位准的使能信号ENB2。之后，在第1段的移位寄存器电路部51、第3段的移位寄存器电路部53，以及第5段的移位寄存器电路部55中，分别在晶体管NT4、NT24及NT44的漏极上连接有使能信号线(ENB1)。此外，在第2段的移位寄存器电路部52、第4段的移位寄存器电路部54，以及第6段的移位寄存器电路部56中，分别在晶体管NT14、NT34及NT54的漏极上连接有使能信号线(ENB2)。
此外，由输出信号输入切换电路部60a与移位信号输入切换电路部60b所组成的扫描方向切换电路部70是为了将扫描方向切换为图2中的顺向及逆向而设置。具体而言，扫描方向切换电路部70的输出信号输入切换电路部60a包含n通道晶体管NT61至NT72。以下，将n通道晶体管NT61至NT72分别称为晶体管NT61至NT72。此晶体管NT61至NT72皆是由n型MOS晶体管所组成的TFT构成。
此外，晶体管NT61至NT66依此顺序，该源极/漏极的一方互相与源极/漏极的另一方连接。此外，在晶体管NT61、NT63、NT65的栅极连接有扫描方向切换信号线(CSV)，并且在晶体管NT62、NT64、NT66的栅极连接有反转扫描方向切换信号线(XCSV)。亦即，在晶体管NT61至NT66的栅极分别交互连接有扫描方向切换信号线(CSV)及反转扫描方向切换信号线(XCSV)。
此外，晶体管NT67连接于后述的电路部91的节点ND6。此外，晶体管NT68至NT72依此顺序，该源极/漏极的一方相与源极/漏极的另一方相互连接。此外，在晶体管NT67、NT69、NT71的栅极连接有反转扫描方向切换信号线(XCSV)，并且在晶体管NT68、NT70、NT72的栅极连接有扫描方向切换信号线(CSV)。亦即，在晶体管NT67至NT72的栅极分别交互连接有反转扫描方向切换信号线(XCSV)及扫描方向切换信号线(CSV)。
之后，在扫描方向为顺向的情况下，控制使扫描方向切换信号CSV成为H位准(VDD)，并且使反转扫描方向切换信号XCSV成为L位准(VBB)。因此，在扫描方向为顺向的情况下，控制使晶体管NT61、NT63、NT65、NT68、NT70及NT72成为导通状态，并且使晶体管NT62、NT64、NT66、NT67、NT69及NT71成为不导通状态。此外，在扫描方向为逆向的情况下，控制为使扫描方向切换信号CSV成为L位准(VBB)，并且使反转扫描方向切换信号XCSV成为H位准(VDD)。因此，在扫描方向为逆向的情况下，控制使晶体管NT61、NT63、NT65、NT68、NT70及NT72成为不导通状态，并且使晶体管NT62、NT64、NT66、NT67、NT69及NT71成为导通状态。
此外，第1段的移位寄存器电路部51的晶体管NT1的栅极连接于输出信号输入切换电路部60a的晶体管NT61的源极/漏极的另一方(晶体管NT62的源极/漏极的一方)，并且第1段的移位寄存器电路部51的节点ND3连接于输出信号输入切换电路部60a的晶体管NT68的源极/漏极的一方。
此外，第2段的移位寄存器电路部52的晶体管NT11的栅极，连接于输出信号输入切换电路部60a的晶体管NT68的源极/漏极的另一方(晶体管NT69的源极/漏极的一方)，并且第2段的移位寄存器电路部52的节点ND3连接于输出信号输入切换电路部60a的晶体管NT62的源极/漏极的另一方(晶体管NT63的源极/漏极的一方)。
此外，第3段的移位寄存器电路部53的晶体管NT21的栅极连接于输出信号输入切换电路部60a的晶体管NT63的源极/漏极的另一方(晶体管NT64的源极/漏极的一方)，并且第3段的移位寄存器电路部53的节点ND3连接于输出信号输入切换电路部60a的晶体管NT69的源极/漏极的另一方(晶体管NT70的源极/漏极的一方)。
此外，第4段的移位寄存器电路部54的晶体管NT31的栅极连接于输出信号输入切换电路部60a的晶体管NT70的源极/漏极的另一方(晶体管NT71的源极/漏极的一方)，并且第4段的移位寄存器电路部54的节点ND3连接于输出信号输入切换电路部60a的晶体管NT64的源极/漏极的另一方(晶体管NT65的源极/漏极的一方)。
此外，第5段的移位寄存器电路部55的晶体管NT41的栅极连接于输出信号输入切换电路部60a的晶体管NT65的源极/漏极的另一方(晶体管NT66的源极/漏极的一方)，并且第5段的移位寄存器电路部55的节点ND3连接于输出信号输入切换电路部60a的晶体管NT71的源极/漏极的另一方(晶体管NT72的源极/漏极的一方)。
此外，第6段的移位寄存器电路部56的晶体管NT51的栅极连接于输出信号输入切换电路部60a的晶体管NT72的源极/漏极的另一方，并且第6段的移位寄存器电路部56的节点ND3连接于输出信号输入切换电路部60a的晶体管NT66的源极/漏极的另一方。
通过将各段的移位寄存器电路部51至56与输出信号输入切换电路部60a如上所述地加以连接，借此可控制为对应扫描方向，将对在扫描方向为前一段的输出信号(SR11至SR16)输入至特定段的移位寄存器电路部的第1电路部。在扫描方向为顺向时之前头段的移位寄存器电路部51的第1电路部51a中输入起始信号STV。
此外，扫描方向切换电路部70的移位信号输入切换电路部60b包含栅极连接于扫描方向切换信号线(CSV)的n通道晶体管NT81至NT92，以与门极连接于反转扫描方向切换信号线(XCSV)的n通道晶体管NT101至NT112。以下，将n通道晶体管NT81至NT92及NT101至NT112分别称之为晶体管NT81至NT92及NT101至NT112。此外，构成移位信号输入切换电路部60b的晶体管NT81至NT92及NT101至NT112都由n型MOS晶体管所组成的TFT构成。
此外，在移位信号输入切换电路部60b中，栅极连接于扫描方向切换信号线(CSV)的n通道晶体管，以及栅极连接于反转扫描方向切换信号线(XCSV)的n通道晶体管，分别在各段的移位寄存器电路部51至56配置2个。具体而言，对应于第1段的移位寄存器电路部51，配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT81及NT82、与栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT101及NT102。晶体管NT81及NT101的源极/漏极的一方连接于第1段的移位寄存器电路部51的晶体管NT2的栅极。晶体管NT81的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2，并且晶体管NT101的源极/漏极的另一方连接于正侧电位VDD。此外，晶体管NT82及NT102的源极/漏极的一方连接于第1段的移位寄存器电路部51的晶体管NT7的栅极。晶体管NT82的源极/漏极的另一方连接于供应有起始信号STV的输出信号输入切换电路部60a的晶体管NT61的源极/漏极的另一方(晶体管NT62的源极/漏极的一方)与晶体管NT1的栅极，并且晶体管NT102的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2。
此外，对应于第2段的移位寄存器电路部52，其配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT83及NT84，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT103及NT104。晶体管NT83及NT103的源极/漏极的一方连接于第2段的移位寄存器电路部52的晶体管NT12的栅极。晶体管NT83的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2，并且晶体管NT103的源极/漏极的另一方连接于第1段的移位寄存器电路部51的节点ND2。此外，晶体管NT84及NT104的源极/漏极的一方连接于第2段的移位寄存器电路部52的晶体管NT17的栅极。晶体管NT84的源极/漏极的另一方连接于第1段的移位寄存器电路部51的节点ND2，并且晶体管NT104的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2。
此外，对应于第3段的移位寄存器电路部53，其配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT85及NT86，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT105及NT106。晶体管NT85及NT105的源极/漏极的一方连接于第3段的移位寄存器电路部53的晶体管NT22的栅极。晶体管NT85的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2，并且晶体管NT105的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2。此外，晶体管NT86及NT106的源极/漏极的一方连接于第3段的移位寄存器电路部53的晶体管NT27的栅极。晶体管NT86的源极/漏极的另一方连接于第2段的移位寄存器电路部52的节点ND2，并且晶体管NT106的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2。
此外，对应于第4段的移位寄存器电路部54，其配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT87及NT88，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT107及NT108。晶体管NT87及NT107的源极/漏极的一方连接于第4段的移位寄存器电路部54的晶体管NT32的栅极。晶体管NT87的源极/漏极的另一方连接于第5段的移位寄存器电路部55的节点ND2，并且晶体管NT107的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2。此外，晶体管NT88及NT108的源极/漏极的一方连接于第4段的移位寄存器电路部54的晶体管NT37的栅极。晶体管NT88的源极/漏极的另一方连接于第3段的移位寄存器电路部53的节点ND2，并且晶体管NT108的源极/漏极的另一方连接于第5段的移位寄存器电路部55的节点ND2。
此外，对应于第5段的移位寄存器电路部55配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT89及NT90，与栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT109及NT110。晶体管NT89及NT109的源极/漏极的一方连接于第5段的移位寄存器电路部55的晶体管NT42的栅极。晶体管NT89的源极/漏极的另一方连接于第6段的移位寄存器电路部56的节点ND2，并且晶体管NT109的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2。此外，晶体管NT90及NT110的源极/漏极的一方连接于第5段的移位寄存器电路部55的晶体管NT47的栅极。晶体管NT90的源极/漏极的另一方连接于第4段的移位寄存器电路部54的节点ND2，并且晶体管NT110的源极/漏极的另一方连接于第6段的移位寄存器电路部56的节点ND2。
此外，对应于第6段的移位寄存器电路部56配置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT91及NT92，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT111及NT112。晶体管NT91及NT111的源极/漏极的一方连接于第6段的移位寄存器电路部56的晶体管NT52的栅极。晶体管NT91的源极/漏极的另一方连接于图中未显示的第7段的移位寄存器电路部的节点ND2，并且晶体管NT111的源极/漏极的另一方连接于第5段的移位寄存器电路部55的节点ND2。此外，晶体管NT92及NT112的源极/漏极的一方连接于第6段的移位寄存器电路部56的晶体管NT57的栅极。晶体管NT92的源极/漏极的另一方连接于第5段的移位寄存器电路部55的节点ND2，并且晶体管NT112的源极/漏极的另一方连接于未图示的第7段的移位寄存器电路部的节点ND2。
通过将构成移位信号输入切换电路部60b的晶体管NT81至NT92及NT101至NT112如上所述地加以构成，借此，在扫描方向为顺向的情况下，可控制使晶体管NT81至NT92成为导通状态，并且使晶体管NT101至NT112成为不导通状态。此外，如上所述通过连接各段的移位寄存器电路部51至56与移位信号输入切换电路部60b，而可控制为，应扫描方向，将朝扫描方向将下一段的移位信号(SR1至SR6)输入至预定段的移位寄存器电路部的第1电路部，并且将朝扫描方向将前一段的移位信号(SR1至SR6)输入至预定段的移位寄存器电路部的第2电路部。只是，在初段的移位寄存器电路部51的第1电路部51a输入起始信号STV。
此外，逻辑合成电路部81至84分别连接于虚设栅极线(Dummy)、第1段栅极线(Gate1)、第2段栅极线(Gate2)，以及第3段栅极线(Gate3)。虚设栅极线(Dummy)是未连接于显示部2所设置的像素20(参照图1)的栅极线。此外，逻辑合成电路部81至84分别构成为，对于从所对应的预定段的移位寄存器电路部所输出的移位信号、以及从该预定段的下一段的移位寄存器电路部所输出的移位信号进行逻辑合成，而将移位输出信号输出至各段的栅极线。此外连接于虚设栅极线(Dummy)的逻辑合成电路部81包含n通道晶体管NT121至NT124、二极管连接的n通道晶体管NT125，以及电容C121。n通道晶体管NT121为本发明的“第2晶体管”的一个例子，n通道晶体管NT122为本发明的“第3晶体管”的一个例子。以下，将n通道晶体管NT121至NT125分别称之为晶体管NT121至NT125。
此外，通过n通道晶体管NT123至NT125，以及电容C121，而构成电位固定电路部81a。此电位固定电路部81a是在从逻辑合成电路部81中将L位准的移位输出信号输出至虚设栅极线(Dummy)时，用以将该移位输出信号的L位准加以固定而设置。此外，构成逻辑合成电路部81的晶体管NT121至NT125都由n型MOS晶体管所组成的TFT构成。此外，晶体管NT121的漏极连接于使能信号线(ENB)，并且源极连接于晶体管NT122的漏极。此外，晶体管NT122的源极连接于节点ND4(虚设栅极线)。晶体管NT121的栅极连接于输出第2段的移位寄存器电路部52的移位信号SR2的节点ND2，并且晶体管NT122的栅极连接于输出第3段的移位寄存器电路部53的移位信号SR3的节点ND2。
此外，晶体管NT123的源极连接于负侧电位VBB，并且漏极连接于节点ND4(虚设栅极线)。此晶体管NT123的栅极连接于节点ND5。晶体管NT124的源极连接于负侧电位VBB，并且漏极连接于节点ND5。此晶体管NT124的栅极连接于节点ND4(虚设栅极线)。此外，电容C121的一方电极连接于负侧电位VBB，并且另一方电极连接于节点ND5。此外，节点ND5经由晶体管NT125而连接于反转使能信号线(XENB)。
此外连接于第1段栅极线(Gate1)的逻辑合成电路部82具有与连接于虚设栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第1段栅极线(Gate1)的逻辑合成电路部82包含对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的晶体管NT121至NT125，以及电容C121的n通道晶体管NT131至NT135，以及电容C131。n通道晶体管NT131为本发明的“第2晶体管”的一个例子，n通道晶体管NT132为本发明的“第3晶体管”的一个例子。以下，将n通道晶体管NT131至NT135分别称为晶体管NT131至NT135。此外，对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部82a，是由晶体管NT133至NT135及电容C131而构成。
此外，在连接于第1段栅极线(Gate1)的逻辑合成电路部82中，晶体管NT131的栅极连接于输出第3段的移位寄存器电路部53的移位信号SR3的节点ND2，并且晶体管NT132的栅极连接于输出第4段的移位寄存器电路部54的移位信号SR4的节点ND2。此外，节点ND5经由晶体管NT135而连接于反转使能信号线(XENB)。
此外连接于第2段栅极线(Gate2)的逻辑合成电路部83具有与连接于虚设栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第2段栅极线(Gate2)的逻辑合成电路部83包含对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的晶体管NT121至NT125及电容C121的n通道晶体管NT141至NT145，以及电容C141。n通道晶体管NT141为本发明的“第2晶体管”的一个例子，n通道晶体管NT142为本发明的“第3晶体管”的一个例子。以下，将n通道晶体管NT141至NT145分别称为晶体管NT141至NT145。此外，对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部83a，是由晶体管NT143至NT145及电容C141构成。
此外，在连接于第2段栅极线(Gate2)的逻辑合成电路部83中，晶体管NT141的栅极连接于输出第4段的移位寄存器电路部54的移位信号SR4的节点ND2，并且晶体管NT142的栅极连接于输出第5段的移位寄存器电路部55的移位信号SR5的节点ND2。此外，节点ND5经由晶体管NT145而连接于反转使能信号线(XENB)。
此外连接于第3段栅极线(Gate3)的逻辑合成电路部84具有与连接于虚设栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第3段栅极线(Gate3)的逻辑合成电路部84包含对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的晶体管NT121至NT125及电容C121的n通道晶体管NT151至NT155，以及电容C151。n通道晶体管NT151为本发明的“第2晶体管”的一个例子，n通道晶体管NT152为本发明的“第3晶体管”的一个例子。以下，将n通道晶体管NT151至NT155分别称为晶体管NT151至NT155。此外，对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部84a，是由晶体管NT153至NT155及电容C151构成。
此外，在连接于第3段栅极线(Gate3)的逻辑合成电路部84中，晶体管NT151的栅极连接于输出第5段的移位寄存器电路部55的移位信号SR5的节点ND2，并且晶体管NT152的栅极连接于输出第6段的移位寄存器电路部56的移位信号SR6的节点ND2。此外，节点ND5经由晶体管NT155而连接于反转使能信号线(XENB)。
此外，电路部91包含n通道晶体管NT161至NT163、二极管连接的n通道晶体管NT164，以及电容C161。以下，将n通道晶体管NT161至NT164分别称为晶体管NT161至NT164。此外，构成电路部91的晶体管NT161至NT164都由n型MOS晶体管所组成的TFT构成。
此外，晶体管NT161的漏极连接于使能信号线(ENB)，并且源极连接于节点ND6。晶体管NT161的栅极连接于第2段的移位寄存器电路部52的节点ND2。此外，晶体管NT162的源极连接于负侧电位VBB，并且漏极连接于节点ND6。此晶体管NT162的栅极连接于节点ND7。晶体管NT163的源极连接于负侧电位VBB，并且漏极连接于节点ND7。此晶体管NT163的栅极连接于节点ND6。此外，电容C161的一方电极连接于负侧电位VBB，并且另一方电极连接于节点ND7。此外，节点ND6连接于输出信号输入切换电路部60a的晶体管NT67的源极/漏极的另一方。此外，节点ND7经由晶体管NT164而连接于反转使能信号线(XENB)。
接下来参照图1至图3，说明第1实施形态的液晶显示装置的V驱动器5的动作。
首先说明，沿着图2的顺向，依序将时序产生移位后的移位输出信号输出至各段的栅极线的情形(顺向扫描的情形)。首先投入电源，借此将正侧电位VDD与负侧电位VBB供应至V驱动器5的各段的移位寄存器电路部。在顺向扫描的情况下，扫描方向切换信号CSV是保持在H位准，并且反转扫描方向切换信号XCSV保持在L位准。借此，在顺向扫描的情况下，在栅极输入扫描方向切换信号CSV的晶体管NT61、NT63、NT65、NT68、NT70、NT72及NT81至NT92保持在导通状态。此外，在栅极输入反转扫描方向切换信号XCSV的晶体管NT62、NT64、NT66、NT67、NT69、NT71及NT101至NT112保持在不导通状态。之后，在初期状态下，各段的移位寄存器电路部51至56的节点ND1至ND3的电位，是处在正侧电位VDD与负侧电位VBB之间的不稳定的电位。因此，在初期状态下，从各段的移位寄存器电路部51至56所输出的移位信号SR1至SR6，以及输出信号SR11至SR16，是处在正侧电位VDD与负侧电位VBB之间的不稳定的电位。
在此状态下，如图3所示，将起始信号STV上升至H位准。借此，H位准的起始信号STV，经由输出信号输入切换电路部60a的导通状态的晶体管NT61，而输入至第1段的移位寄存器电路部51的晶体管NT1的栅极。因此，晶体管NT1成为导通状态。之后，输入至晶体管NT2的漏极的频率信号CKV1上升至H位准。
此时，从第2段的移位寄存器电路部52所输出的移位信号SR2经由导通状态的晶体管NT81而输入至第1段的移位寄存器电路部51的晶体管NT2的栅极。此时的输入于晶体管NT2的栅极的移位信号SR2，虽然处在正侧电位VDD与负侧电位VBB之间的不稳定的电位，但成为可使晶体管NT2成为不导通的电位。因此，晶体管NT2成为不导通状态。
此外，由于第1段的移位寄存器电路部51的晶体管NT1成为导通状态且晶体管NT2成为不导通状态，因此可从负侧电位VBB经由晶体管NT1供应L位准的电位，借此将节点ND1的电位降低至L位准。借此，使栅极连接于第1段的移位寄存器电路部51的节点ND1的晶体管NT5及NT6成为不导通状态。此外，H位准的起始信号STV也经由导通状态的晶体管NT61及NT82而输入至第1段的移位寄存器电路部51的晶体管NT7的栅极。借此，晶体管NT7成为导通状态。此外，输入至晶体管NT7的漏极的频率信号CKV1的电位上升至H位准。
此时，即使晶体管NT7成为导通状态，晶体管NT6也成为不导通状态，因此贯通电流并不会经由晶体管NT7、NT8及NT6而流入至频率信号线(CKV1)及负侧电位VBB之间。此外，由于H位准的频率信号CKV1经由晶体管NT7、以及二极管连接的晶体管NT8而输入，因此，第1段的移位寄存器电路部51的节点ND2的电位上升至H位准。借此，使晶体管NT4成为导通状态。此时，由于L位准的使能信号ENB1被供应至晶体管NT4的漏极，因此，晶体管NT4的源极电位(节点ND3的电位)保持在L位准。
之后，使能信号ENB1的电位从L位准上升至H位准。借此，使第1段的移位寄存器电路部51的节点ND3的电位上升至H位准(VDD)。此时，由于通过电容C3以维持晶体管NT4的栅极-源极间电压的方式而使节点ND3的电位上升，伴随在此，使第1段的移位寄存器电路部51的节点ND2的电位更为上升，而从VDD更进一步的上升。因此，节点ND2的电位上升至较VDD还高于晶体管NT4的临限值电压(Vt)以上的预定电压(Vβ)份的电位(VDD+Vβ＞VDD+Vt)。此时的节点ND2的电位(VDD+Vβ)成为，将固定的正侧电位VDD供应至晶体管NT4的漏极时比节点ND2的电位上升而到达的电位还高的电位。之后，从第1段的移位寄存器电路部51的节点ND2中，将具有VDD+Vt以上的电位(VDD+Vβ)的H位准的移位信号SR1予以输出。此外，同时也从第1段的移位寄存器电路部51的节点ND3，将H位准(VDD)的输出信号SR11予以输出。
之后，第1段的移位寄存器电路部51的H位准(VDD)的输出信号SR11经由导通状态的晶体管NT68而输入至第2段的移位寄存器电路部52的晶体管NT11的栅极。借此，晶体管NT11成为导通状态。之后，第1段的移位寄存器电路部51的H位准(VDD+Vβ＞VDD+Vt)的移位信号SR1输入至导通状态的晶体管NT84的漏极。此时，由于晶体管NT84的栅极电压等于扫描方向切换信号CSV的电位(VDD)，因此连接于晶体管NT84的源极的晶体管NT17的栅极电压充电至(VDD-Vt)。因此，晶体管NT17成为导通状态。
此外，从第3段的移位寄存器电路部53的节点ND2所输出的移位信号SR3经由导通状态的晶体管NT83而输入至第2段的移位寄存器电路部52的晶体管NT12的栅极中。此时输入于晶体管NT12的栅极的移位信号SR3虽然处在正侧电位VDD与负侧电位VBB之间的不稳定的电位中，但成为可使晶体管NT12成为不导通的电位。因此，晶体管NT12成为不导通状态。
之后，输入于第2段的移位寄存器电路部52的晶体管NT17的漏极的频率信号CKV2的电位从L位准(VBB)上升至H位准(VDD)。借此，在晶体管NT17中，一边以电容C14的功能来维持栅极-源极间电压，一边使栅极电位从VDD-Vt上升VDD与VBB之间的电位差的量。因此，第2段的移位寄存器电路部52的节点ND2的电位，并未降低晶体管NT17的临限值电压(Vt)份，而上升至H位准。之后，与上述第1段的移位寄存器电路部51的动作相同，随着使能信号ENB2从L位准上升至H位准，使节点ND2的电位从第2段的移位寄存器电路部52的节点ND2将具有VDD+Vt以上的电位(VDD+Vβ)的H位准的移位信号SR2予以输出。此外，同时也从第2段的移位寄存器电路部52的节点ND3中，将H位准(VDD)的输出信号SR12予以输出。
此时，在第1实施形态中，H位准(VDD)的输出信号SR12被输入至第4段的移位寄存器电路部54的重设晶体管NT39的栅极，借此，重设晶体管NT39成为导通状态。借此，H位准(VDD)的电位经由重设晶体管NT39，从正侧电位VDD供应至第4段的移位寄存器电路部54的第1电路部54a的节点ND1。借此，处在正侧电位VDD与负侧电位VBB之间的不稳定的电位的第1电路部54a的节点ND1的电位被重设为H位准(VDD)。因此，在与第1电路部54a的节点ND1连接的第2电路部54b的晶体管NT36及NT35的栅极分别施加有H位准的电位(VDD)。借此使晶体管NT36及NT35成为导通状态，因此L位准的电位(VBB)经由晶体管NT36及NT35，从负侧电位VBB分别供应至第4段的移位寄存器电路部54的节点ND2及ND3。
因此，处在正侧电位VDD与负侧电位VBB之间的不稳定的电位的第4段的移位寄存器电路部54的节点ND2及ND3的电位被重设为L位准的电位(VBB)。因此，分别从第4段的移位寄存器电路部54的节点ND2及ND3所输出的移位信号SR4及输出信号SR14都重设为负侧电位VBB(L位准)。此外，重设晶体管NT39在输出信号SR12为H位准的期间中成为导通状态。
之后，L位准的移位信号SR4被输入至逻辑合成电路部82的晶体管NT132的栅极，以及逻辑合成电路部83的晶体管NT141的栅极，因此，这些晶体管NT132及晶体管NT141被固定为不导通状态。此外，L位准的移位信号SR4经由移位信号输入切换电路部60b的导通状态的晶体管NT85，而输入至第3段的移位寄存器电路部53的晶体管NT22的栅极。借此，第3段的移位寄存器电路部53的晶体管NT22是被固定为不导通状态。此外，L位准的移位信号SR4经由移位信号输入切换电路部60b的导通状态的晶体管NT90，而输入至第5段的移位寄存器电路部55的晶体管NT47的栅极。借此，第5段的移位寄存器电路部55的晶体管NT47固定为不导通状态。此外，从第4段的移位寄存器电路部54的节点ND3所输出的L位准的输出信号SR14，经由输出信号输入切换电路部60a的导通状态的晶体管NT65而输入至第5段的移位寄存器电路部55的晶体管NT41的栅极。因此，第5段的移位寄存器电路部55的晶体管NT41固定为不导通状态。
此外，第2段的移位寄存器电路部52的H位准(VDD+Vβ＞VDD+Vt)的移位信号SR2输入至连接于虚设栅极线的逻辑合成电路部81的晶体管NT121的栅极。此外，H位准(VDD+Vβ＞VDD+Vt)的移位信号SR2输入至通过将因VDD的扫描方向切换信号CSV输入于栅极而导通的晶体管NT81及NT86的漏极。借此，使晶体管NT81及NT86的源极电位成为(VDD-Vt)，因此，在第1段的移位寄存器电路部51的晶体管NT2的栅极、及第3段的移位寄存器电路部53的晶体管NT27的栅极中输入(VDD-Vt)的电位。此外，H位准(VDD)的输出信号SR12经由导通状态的晶体管NT63而输入至第3段的移位寄存器电路部53的晶体管NT21的栅极。
之后连接于虚设栅极线的逻辑合成电路部81的晶体管NT121，由于H位准(VDD+Vβ)的移位信号SR2输入于栅极而成为导通状态。此时，由于晶体管NT123保持在导通状态，因此负侧电位VBB经由晶体管NT123而供应至节点ND4。此外，此时处在正侧电位VDD与负侧电位VBB之间的不稳定的电位的移位信号SR3从第3段的移位寄存器电路部53的节点ND2输入至晶体管NT122的栅极。因此，晶体管NT122可能有处在未意料到的导通状态的情形。
在晶体管NT122处在未意料到的导通状态的情况下，由于经由晶体管NT121及NT122而供应的使能信号ENB，而使节点ND4的电位上升至较VBB还高的电位。因此可能产生在未意料到的时序中，较VBB还高的电位的移位输出信号Dummy从逻辑合成电路部81的节点ND4输出至虚设栅极线的情形。另外，即使在未意料到的时序中，较VBB还高的电位的移位输出信号Dummy被输出至虚设栅极线，由于虚设栅极线并未连接于像素20(参照图1)，因此对影像的显示并不会造成影响。
此外，由于(VDD-Vt)的电位从晶体管NT81输入至栅极，因此，第1段的移位寄存器电路部51的晶体管NT2成为导通状态。之后，输入至晶体管NT2及NT7的漏极的频率信号CKV1的电位降低至L位准。此时，第1段的移位寄存器电路部51的节点ND1的电位保持在L位准。借此，第1段的移位寄存器电路部51的晶体管NT5及NT6保持在不导通状态。
此外，由于频率信号CKV1降低至L位准，使得晶体管NT8的栅极电压降低至L位准，因此使晶体管NT8成为不导通状态。借此，第1段的移位寄存器电路部51的节点ND2的电位保持在H位准(VDD+Vβ)，因此，持续从第1段的移位寄存器电路部51输出H位准(VDD+Vβ)的移位信号SR1。此外，由于第1段的移位寄存器电路部51的节点ND2的电位保持在H位准(VDD+Vβ)，使晶体管NT4保持在导通状态，因此持续从第1段的移位寄存器电路部51的节点ND3输出H位准(VDD)的输出信号SR11。
此外，由于(VDD-Vt)的电位从晶体管NT86输入至栅极，因此，第3段的移位寄存器电路部53的晶体管NT27成为导通状态。此外，由于H位准(VDD)的输出信号SR12输入至栅极，因此晶体管NT21成为导通状态。此时，输入于第3段的移位寄存器电路部53的晶体管NT22的栅极的移位信号SR4虽然处于正侧电位VDD与负侧电位VBB之间的不稳定的电位中，但成为可使晶体管NT22成为不导通的电位。因此，晶体管NT2成为不导通状态。之后，由于晶体管NT21成为导通，而使负侧电位VBB经由晶体管NT21而被供应，因此，第3段的移位寄存器电路部53的节点ND1的电位固定为负侧电位VBB(L位准)。因此晶体管NT25及NT26成为不导通状态。
此时，从频率信号线(CKV1)经由导通状态的晶体管NT27而供应至晶体管NT28的栅极的频率信号CKV1从H位准(VDD)降低至L位准(VBB)，因此晶体管NT28成为不导通状态。借此，使第3段的移位寄存器电路部53的节点ND2的电位保持在正侧电位VDD与负侧电位VBB之间的不稳定的电位。因此，持续从第3段的移位寄存器电路部53的节点ND2输出处于正侧电位VDD与负侧电位VBB之间的不稳定的电位的移位信号SR3。此外，此时，由于第3段的移位寄存器电路部53的节点ND3的电位也保持在正侧电位VDD与负侧电位VBB之间的不稳定的电位中，因此，持续从第3段的移位寄存器电路部53的节点ND3输出处于正侧电位VDD与负侧电位VBB之间的不稳定的电位的输出信号SR13。
之后，起始信号STV的电位降低至L位准。借此使第1段的移位寄存器电路部51的晶体管NT1成为不导通状态。由于第1段的移位寄存器电路部51的节点ND1的电位保持在L位准，因此，晶体管NT5及NT6保持在不导通状态。而且，由于起始信号STV的电位降低至L位准，使得起始信号STV经由晶体管NT61及NT82而输入至栅极的晶体管NT7也成为不导通状态。借此，使第1段的移位寄存器电路部51的节点ND2的电位保持在H位准(VDD+Vβ)，并且节点ND3的电位保持在H位准(VDD)。因此，持续从第1段的移位寄存器电路部51输出H位准(VDD+Vβ)的移位信号SR1，以及H位准(VDD)的输出信号SR11。
之后，输入至第3段的移位寄存器电路部53的晶体管NT27的漏极的频率信号CKV1会上升至H位准。由于第3段的移位寄存器电路部53的节点ND2的电位上升至H位准(VDD)，因此移位信号SR3的电位也上升至H位准(VDD)。此外，栅极连接于第3段的移位寄存器电路部53的节点ND2的晶体管NT24成为导通状态。此时，由于L位准的使能信号ENB1被供应至晶体管NT24的漏极，因此，晶体管NT24的源极电位(节点ND3的电位)保持在L位准。
之后，使能信号ENB1的电位从L位准上升至H位准。借此，使第3段的移位寄存器电路部53的节点ND3的电位上升至H位准(VDD)，输出信号SR13的电位也上升至H位准(VDD)。此时，伴随着使能信号ENB1的电位从L位准上升至H位准，使第3段的移位寄存器电路部53的节点ND2的电位也进行与上述第1段的移位寄存器电路部51的动作相同，而上升至VDD+Vt以上的电位(VDD+Vβ)。之后，从第3段的移位寄存器电路部53的节点ND2将具有VDD+Vt以上的电位(VDD+Vβ)的H位准的移位信号SR3予以输出。此外，同时也从第3段的移位寄存器电路部53的节点ND3将H位准(VDD)的输出信号SR13予以输出。
此时，在第1实施形态中，H位准(VDD)的输出信号SR13输入至第5段的移位寄存器电路部55的重设晶体管NT49的栅极，借此使重设晶体管NT49成为导通状态。因此，通过与上述第4段的移位寄存器电路部54的重设晶体管NT39相同的动作，以经由重设晶体管NT49而供应的H位准(VDD)的电位将第1电路部55a的节点ND1的电位重设成H位准(VDD)。之后，再通过与上述第4段的移位寄存器电路部54相同的动作，将第5段的移位寄存器电路部55的节点ND2及ND3的电位重设成L位准(VBB)。借此，分别从第5段的移位寄存器电路部55的节点ND2及ND3所输出的移位信号SR5及输出信号SR15都重设成负侧电位VBB(L位准)。
之后，L位准的移位信号SR5被输入至栅极，借此使逻辑合成电路部83的晶体管NT142以及逻辑合成电路部84的晶体管NT151被固定为不导通状态。此外，L位准的移位信号SR5经由移位信号输入切换电路部60b的导通状态的晶体管NT87，而输入至第4段的移位寄存器电路部54的晶体管NT32的栅极。借此使晶体管NT32被固定为不导通状态。此外，L位准的移位信号SR5经由移位信号输入切换电路部60b的导通状态的晶体管NT92，而输入至第6段的移位寄存器电路部56的晶体管NT57的栅极。借此，第6段的移位寄存器电路部56的晶体管NT57被固定为不导通状态。
此外，从第5段的移位寄存器电路部55的节点ND3所输出的L位准的输出信号SR15经由输出信号输入切换电路部60a的导通状态的晶体管NT72，而输入至第6段的移位寄存器电路部56的晶体管NT51的栅极。因此，第6段的移位寄存器电路部56的晶体管NT51被固定为不导通状态。
此外，H位准(VDD+Vβ＞VDD+Vt)的移位信号SR3输入至连接于虚设栅极线的逻辑合成电路部81的晶体管NT122的栅极、以及连接于第1段栅极线的逻辑合成电路部82的晶体管NT131的栅极。此外，H位准(VDD+Vβ＞VDD+Vt)的移位信号SR3被输入至导通状态的晶体管NT83的漏极，并且被输入至导通状态的晶体管NT88的漏极。此外，H位准(VDD)的输出信号SR13经由导通状态的晶体管NT70，而输入至第4段的移位寄存器电路部54的晶体管NT31的栅极。
之后，在第1实施形态中连接于虚设栅极线的逻辑合成电路部81中，由于分别输入于晶体管NT121及晶体管NT122的栅极的移位信号SR2及移位信号SR3均成为H位准(VDD+Vβ)，因此晶体管NT121及晶体管NT122均成为导通状态。借此，使能信号ENB从使能信号线(ENB)经由晶体管NT121及NT122而供应至节点ND4。此使能信号ENB在移位信号SR2及SR3皆为H位准时成为L位准，之后在些许的期间之后，该电位从L位准切换至H位准。借此，使连接于虚设栅极线的逻辑合成电路部81的节点ND4的电位从L位准上升至H位准，因此，H位准的移位输出信号Dummy从逻辑合成电路部81输出至虚设栅极线。亦即，在使能信号ENB为L位准之间，移位输出信号Dummy的电位被强制保持在L位准，并且伴随着使能信号ENB的电位从L位准切换至H位准，而上升至H位准。
此时，伴随着连接于虚设栅极线的逻辑合成电路部81的节点ND4的电位(移位输出信号Dummy的电位)上升至H位准，栅极连接于节点ND4的晶体管NT124成为导通状态。借此，使L位准的电位从负侧电位VBB经由晶体管NT124而供应至晶体管NT123的栅极，因此晶体管NT123成为不导通状态。因此，即使在晶体管NT121及NT122皆为导通状态的情况下，由于晶体管NT123为不导通状态，因此可抑制贯通电流经由晶体管NT121、NT122及NT123而流入至使能信号线(ENB)及负侧电位VBB之间。
此外，在第1实施形态中，较VDD还高于临限值电压(Vt)以上的预定电压(Vβ)份的电位(VDD+Vβ)的H位准的移位信号SR2及SR3分别被输入至晶体管NT121及NT122的栅极。借此，在具有VDD的电位的H位准的使能信号ENB被供应至晶体管NT121的漏极的情况下，可抑制连接于虚设栅极线的逻辑合成电路部81的节点ND4所显现的电位，从VDD降低晶体管NT121及NT122的临限值电压(Vt)份。因此可抑制从逻辑合成电路部81输出至虚设栅极线的移位输出信号Dummy的电位从H位准降低。
此外，在连接于第1段栅极线的逻辑合成电路部82中，由于第3段的移位寄存器电路部53的H位准(VDD+Vβ)的移位信号SR3被输入至晶体管NT131的栅极，因此晶体管NT131成为导通状态。此时，由于晶体管NT132被固定在不导通状态，因此使能信号ENB并未从使能信号线(ENB)经由晶体管NT131及NT132而供应至节点ND4。
在此时间点之前的反转使能信号XENB为H位准的期间中，栅极连接于反转使能信号线(XENB)的晶体管NT135成为导通状态。借此，H位准的反转使能信号XENB经由晶体管NT135而供应至逻辑合成电路部82的节点ND5。因此，栅极连接于节点ND5的晶体管NT133成为导通状态，并且使电容C131充电。借此，负侧电位VBB(L位准)经由晶体管NT133而供应至逻辑合成电路部82的节点ND4。因此，L位准的移位输出信号Gate1从逻辑合成电路部82输出至第1段栅极线。此时，由于逻辑合成电路部82的节点ND4的电位成为L位准，因此，栅极连接于该节点ND4的晶体管NT134成为不导通状态。借此，逻辑合成电路部82的节点ND5的电位保持在H位准。
之后，在反转使能信号XENB的电位从H位准切换至L位准时，由于晶体管NT135成为不导通状态，因此L位准的反转使能信号XENB并未经由晶体管NT135而供应至节点ND5。借此，使晶体管NT133保持在导通状态，因此，负侧电位VBB经由晶体管NT133持续被供应至节点ND4。因此，反转使能信号XENB除了在H位准的期间之外，也在L位准的期间，L位准的移位输出信号Gate1会从逻辑合成电路部82的节点ND4输出至第1段栅极线。
此外，H位准(VDD+Vβ＞VDD+Vt)的移位信号SR3输入至通过将VDD的扫描方向切换信号CSV输入于栅极而导通的晶体管NT83的漏极，借此，使晶体管NT83的源极电位成为(VDD-Vt)。因此，在第2段的移位寄存器电路部52的晶体管NT12的栅极输入(VDD-Vt)的电位。因此使晶体管NT12成为导通状态。此时，频率信号CKV2的电位成为L位准。因此，第2段的移位寄存器电路部52的节点ND1的电位保持在L位准，因此，晶体管NT15及NT16保持在不导通状态。此外，此时，L位准的电位从在漏极中输入L位准的移位信号SR1的晶体管NT84被输入至晶体管NT17的栅极，借此，使晶体管NT17成为不导通状态。因此，节点ND2的电位保持在H位准(VDD+Vβ)。借此，从第2段的移位寄存器电路部52持续输出H位准(VDD+Vβ)的移位信号SR2。此外，由于晶体管NT15保持在不导通状态，因此第2段的移位寄存器电路部52的节点ND3的电位保持在H位准(VDD)。借此，从第2段的移位寄存器电路部52持续输出H位准(VDD)的输出信号SR12。
此外，在第1段的移位寄存器电路部51中，(VDD-Vt)的电位从在漏极输入H位准(VDD+Vβ)的移位信号SR2的晶体管NT81持续输出至栅极，因此，使晶体管NT2保持在导通状态。之后，在第1段的移位寄存器电路部51中，在H位准(VDD+Vβ)的移位信号SR1从节点ND2输出、并且H位准(VDD)的输出信号SR11从节点ND3输出的状态下，输入于晶体管NT4的漏极的使能信号ENB1从H位准(VDD)降低至L位准(VBB)。借此，使节点ND3的电位(晶体管NT4的源极电位)降低至L位准，因此输出信号SR11的电位也降低至L位准。此外，由于通过电容C3而维持晶体管NT4的栅极-源极间电压的方式使节点ND3的电位降低，伴随在此，使节点ND2的电位(移位信号SR1的电位)从H位准(VDD+Vβ)降低。
之后，由于频率信号CKV1从L位准(VBB)上升至H位准(VDD)，使得晶体管NT2的源极电位上升。此时，在晶体管NT2中，通过电容C2将栅极-源极间电压加以保持，并且栅极电位从(VDD-Vt)上升VDD与VBB之间的电位差分量。因此，第1段的移位寄存器电路部51的节点ND1的电位(晶体管NT2的源极电位)不会降低晶体管NT2的临限值电压(Vt)份，而上升至H位准(VDD)的电位。之后，由于第1段的移位寄存器电路部51的节点ND1的电位上升至H位准，因此使晶体管NT5及NT6成为导通状态。此时，由于晶体管NT7为不导通状态，因此可从负侧电位VBB经由晶体管NT6供应L位准的电位，借此使第1段的移位寄存器电路部51的节点ND2的电位更为降低，而成为L位准(VBB)。借此，第1段的移位寄存器电路部51所输出的移位信号SR1的电位降低至L位准。
此外，由于节点ND2的电位降低至L位准，使晶体管NT4成为不导通状态。此外，晶体管NT5成为导通状态，因此L位准的电位从负侧电位VBB经由晶体管NT5而加以供应。借此，将第1段的移位寄存器电路部51的节点ND3的电位保持在L位准。因此，从第1段的移位寄存器电路部51所输出的输出信号SR11的电位保持在L位准。此外，在第1段的移位寄存器电路部51的节点ND1的电位上升至H位准时，电容C1被充电。因此，至下一次晶体管NT1成为导通状态、并且从负侧电位VBB经由晶体管NT1供应L位准的电位为止，节点ND1的电位保持在H位准。因此，至下一次晶体管NT1成为导通状态为止，晶体管NT5及NT6维持在导通状态，因此，移位信号SR1及输出信号SR11的电位保持在L位准。
接着，使能信号ENB的电位会从H位准降低至L位准。借此，在连接于虚设栅极线的逻辑合成电路部81中，L位准的电位经由晶体管NT121及NT122而加以供应，因此使节点ND4的电位降低至L位准。因此，从逻辑合成电路部81输出至虚设栅极线的移位输出信号Dummy的电位降低至L位准。此外，在使能信号ENB从H位准降低至L位准的同时，反转使能信号XENB会从L位准降低至H位准。借此，H位准的反转使能信号XENB经由连接于虚设栅极线的逻辑合成电路部81的二极管连接的晶体管NT125，而输入至晶体管NT123的栅极。借此，晶体管NT123成为导通状态。因此，L位准的电位从负侧电位VBB经由晶体管NT123而加以供应，因此连接于虚设栅极线的逻辑合成电路部81的节点ND4的电位固定在L位准。借此，使从逻辑合成电路部81输出至虚设栅极线的移位输出信号Dummy的电位固定在L位准。
此外，在H位准的反转使能信号XENB被输入至晶体管NT123的栅极时，电容C121被充电。因此，至下一次晶体管NT124成为导通状态，并且从负侧电位VBB经由晶体管NT124供应L位准的电位为止，节点ND5的电位(晶体管NT123的栅极电位)保持在H位准。因此，至下一次晶体管NT124成为导通状态为止，晶体管NT123维持在导通状态，因此，从逻辑合成电路部81输出至虚设栅极线的移位输出信号Dummy的电位保持在被固定在L位准的状态。
此外，在第2段的移位寄存器电路部52中，由于使能信号ENB2从H位准(VDD)降低至L位准(VBB)，因此与上述第1段的移位寄存器电路部51相同，输出信号SR12从H位准(VDD)降低至L位准(VBB)，并且移位信号SR2从H位准(VDD+Vβ)降低。接着，之后，在第2段的移位寄存器电路52中，由于频率信号CKV2上升至H位准，而与上述第1段移位寄存器电路51相同，输出信号SR12的电位更进一步降低成为L位准(VBB)。
此外，在第4段的移位寄存器电路部54中，(VDD-Vt)的电位从在漏极中输入第3段的H位准(VDD+Vβ)的移位信号SR3的晶体管NT88中，输出至晶体管NT37的栅极，因此使晶体管NT37成为导通状态。此外，由于第3段的H位准(VDD)的输出信号SR13被输出至晶体管NT31的栅极，因此使晶体管NT31成为导通状态。此外，第5段的移位寄存器电路部55的重设成L位准后的移位信号SR5被输入至栅极，借此使晶体管NT32固定在不导通状态。之后，若伴随着使能信号ENB2从H位准(VDD)降低至L位准(VBB)，使第2段的移位寄存器电路部52的输出信号SR12降低至L位准(VBB)，则第4段的移位寄存器电路部54的重设晶体管NT39成为不导通状态。借此，通过经由晶体管NT31而从负侧电位VBB所供应的L位准的电位，使节点ND1的电位成为L位准。因此，晶体管NT35及NT36成为不导通状态。
之后，输入于第4段的移位寄存器电路部54的晶体管NT37的漏极的频率信号CKV2上升至H位准。借此，使第4段的移位寄存器电路部54的节点ND2的电位上升至H位准(VDD)，因此移位信号SR4的电位也上升至H位准(VDD)。此外，栅极连接于第4段的移位寄存器电路部54的节点ND2的晶体管NT34成为导通状态。此时，由于L位准的使能信号ENB2被供应至晶体管NT34的漏极，因此，晶体管NT34的源极电位(节点ND3的电位)保持在L位准。
之后，使能信号ENB2的电位从L位准上升至H位准。借此，使第4段的移位寄存器电路部54的节点ND3的电位上升至H位准(VDD)。此时，由于在晶体管NT35成为不导通状态之后，使能信号ENB2的电位会上升至H位准，因此节点ND3的电位(输出信号SR14的电位)确实上升至H位准(VDD)。此外，贯通电流并不会经由晶体管NT34及NT35，而流入至使能信号线(ENB2)及负侧电位VBB之间。
之后，为了通过电容C33而维持晶体管NT34的栅极-源极间电压，而使节点ND3的电位上升，伴随在此，使第4段的移位寄存器电路部54的节点ND2的电位从VDD更进一步上升。因此，节点ND2的电位上升至较VDD还高于临限值电压(Vt)以上的预定电压(Vβ)份的电位(VDD+Vβ＞VDD+Vt)。此时，起因于输出信号SR12降低至L位准、而使晶体管NT36成为不导通状态之后，在预定时间之后频率信号CKV2会上升至H位准，因此，移位信号SR4的电位(节点ND2的电位)确实上升至H位准(VDD+Vβ)。
亦即，在第1实施形态中，设定为输出信号SR12的下降时序(晶体管NT39成为不导通状态的时序)与移位信号SR4的上升时序互不重迭，因此可确实使移位信号SR4的电位上升至H位准(VDD+Vβ)。此外，贯通电流并不会经由晶体管NT37、NT38及NT36而流入到频率信号线(CKV2)及负侧电位VBB之间。通过上述动作，在第4段的移位寄存器电路部54中，从节点ND2将具有VDD+Vt以上的电位(VDD+Vβ)的H位准的移位信号SR4予以输出，并且从节点ND3，将H位准(VDD)的输出信号SR14予以输出。
之后，在连接于第1段栅极线的逻辑合成电路部82中，H位准(VDD+Vβ)的移位信号SR3被输入至晶体管NT131的栅极，并且H位准(VDD+Vβ)的移位信号SR4被输入至晶体管NT132的栅极。借此，使晶体管NT131及晶体管NT132均成为导通状态，因此，使能信号ENB从使能信号线(ENB)经由晶体管NT131及NT132而供应至节点ND4。此使能信号ENB在移位信号SR4上升至H位准(VDD+Vβ)时成为L位准，在移位信号SR4到达至H位准(VDD+Vβ)的时间点，从L位准切换至H位准。借此，连接至第1段栅极线的逻辑合成电路部82的节点ND4的电位上升至H位准，因此，H位准的移位输出信号Gate1从逻辑合成电路部82输出至第1段栅极线。
亦即，在使能信号ENB为L位准之间，移位输出信号Gate1的电位被强制保持在L位准，并且伴随着使能信号ENB的电位从L位准切换至H位准而上升至H位准。由于在使能信号ENB为L位准时，从逻辑合成电路部81输出至虚设栅极线的移位输出信号Dummy也强制保持在L位准，因此可抑制移位输出信号Dummy从H位准降低至L位准的时序与移位输出信号Gate1从L位准上升至H位准的时序产生重迭。借此，可抑制起因在移位输出信号Dummy从H位准降低至L位准的时序与移位输出信号Gate1从L位准上升至H位准的时序产生重迭所造成的噪声的产生。
之后，在第4段之后的移位寄存器电路部54至56当中，依序进行与上述第3段的移位寄存器电路部53相同的动作。此时，若第6段之后的预定段的移位寄存器电路部的输出信号上升至H位准，则预定段的移位寄存器电路部的H位准的输出信号输入至该预定段的2段前(第4段之后)的移位寄存器电路部的重设晶体管的栅极，因此使该重设晶体管成为导通状态。例如，在第4段的移位寄存器电路部54中，在响应于频率信号CKV2上升至H位准而使移位信号SR4降低至L位准为止之际，在第6段的移位寄存器电路部56中，响应于频率信号CKV2上升至H位准，使晶体管NT54成为导通状态。之后，供应至晶体管NT54的漏极的使能信号ENB2从L位准上升至H位准，借此，由第6段的移位寄存器电路部56的节点ND3所输出的输出信号SR16上升至H位准。
借此，由于H位准的输出信号SR16被输入至栅极，使第4段的移位寄存器电路部54的重设晶体管NT40成为导通状态。因此，H位准的电位从正侧电位VDD经由重设晶体管NT40而供应至第4段的移位寄存器电路部54的节点ND1，借此，该节点ND1的电位被重设为H位准。借此，使栅极连接于节点ND1的晶体管NT36及NT35都成为导通状态。因此，L位准的电位从负侧电位VBB经由晶体管NT36及NT35被供应至第4段的移位寄存器电路部54的节点ND2及ND3，借此，节点ND2及ND3被重设为L位准。借此，第4段的移位寄存器电路部54的移位信号SR4及输出信号SR14分别重设成L位准。如上所述，在第4段之后的移位寄存器电路部54至56中，在节点ND2所输出的移位信号降低至L位准为止之后，响应于上升至H位准的2段后的移位寄存器电路部的输出信号，通过重设晶体管的功能，将分别从节点ND2及ND3所输出的移位信号及输出信号重设成L位准。
此外，在第1段之后连接于栅极线的逻辑合成电路部82至84中，进行与上述连接于虚设栅极线的逻辑合成电路部81相同的动作。之后，从各段的移位寄存器电路部中，输出H位准的移位信号及H位准的输出信号的时序，产生移位。伴随在此，前段的移位信号及下一段的移位信号两者均成为H位准的时序，随着往后段进行而产生移位。借此，在前段的H位准的移位信号及下一段的H位准的移位信号产生重迭的期间中，使能信号ENB上升至H位准，借此，将H位准的移位输出信号从各段的逻辑合成电路部至所对应的栅极线的时序，也随着往后段进行而产生移位。之后，通过此时序产生移位后的H位准的移位输出信号，而依序将各段的栅极线予以驱动。
如上所述，依序对第1实施形态的液晶显示装置的各段的栅极线进行驱动(扫描)。之后，在最后的栅极线的扫描结束为止，重复上述动作。之后，再次从第1段的移位寄存器电路部51开始，重复上述动作。
接着，沿着图2的逆向，依序将时序产生移位后的移位输出信号输出至各段的栅极线的情况(逆向扫描的情况)下，扫描方向切换信号CSV保持在L位准，并且反转扫描方向切换信号XCSV保持在H位准。借此，在逆向扫描的情况下，对栅极输入扫描方向切换信号CSV的晶体管NT61、NT63、NT65、NT68、NT70、NT72及NT81至NT92，保持在不导通状态，并且，对栅极输入反转扫描方向切换信号XCSV的晶体管NT62、NT64、NT66、NT67、NT69、NT71及NT101至NT112，保持在导通状态。之后，在逆向扫描时，沿着图2的逆向，在各段的移位寄存器电路部，以及连接于各段的栅极线的逻辑合成电路部中，进行与上述顺向扫描时相同的动作。此时，在移位信号及输出信号从前段的移位寄存器电路部输入至下一段的移位寄存器电路部时，以及在移位信号从下一段的移位寄存器电路部输入至前段的移位寄存器电路部时，分别经由利用上述H位准的反转扫描方向切换信号XCSV而成为导通状态的晶体管NT62、NT64、NT66、NT67、NT69、NT71及NT101至NT112，而予以输出。此外，在逆向扫描时，在响应于预定段的2段前的移位寄存器电路部的H位准的输出信号，将预定段的移位寄存器电路部的移位信号及输出信号重设成L位准之际，分别采用各段的移位寄存器电路部的重设晶体管NT40、NT50及NT60。此外，在逆向扫描时，在响应于预定段的2段后的移位寄存器电路部的H位准的输出信号、将预定段的移位寄存器电路部的移位信号及输出信号重设成L位准时，分别采用各段的移位寄存器电路部的重设晶体管NT39、NT49及NT59。
在第1实施形态中，如上所述，是在移位寄存器电路部54设置重设晶体管NT39，该重设晶体管NT39响应于移位寄存器电路部54的2段前的移位寄存器电路部52的输出信号SR12，将第1电路部54a的节点ND1重设成正侧电位VDD，该第1电路部54a的节点ND1连接有输出移位信号SR4的节点ND2与负侧电位VBB之间所连接的晶体管NT36的栅极，借此，可通过重设晶体管NT39，响应于移位寄存器电路部52的H位准的输出信号SR12，将第1电路部54a的节点ND1重设成正侧电位VDD。借此使晶体管NT36成为导通状态，因此可经由晶体管NT36将负侧电位VBB供应至节点ND2。因此，可将移位信号SR4固定在负侧电位VBB。此外，在移位寄存器电路部55设置重设晶体管NT49，该重设晶体管NT49响应于移位寄存器电路部55的2段前的移位寄存器电路部53的输出信号SR13，将第1电路部55a的节点ND1重设成正侧电位VDD，该第1电路部55a的节点ND1连接有输出移位信号SR5的节点ND2与负侧电位VBB之间所连接的晶体管NT46的栅极，借此，可通过重设晶体管NT49响应于移位寄存器电路部53的H位准的输出信号SR13，将第1电路部55a的节点ND1重设为正侧电位VDD。借此使晶体管NT46成为导通状态，因此可经由晶体管NT46将负侧电位VBB供应至节点ND2。因此，可将移位信号SR5固定在负侧电位VBB。如上所述，由于可分别将移位信号SR4及SR5固定在负侧电位VBB，因此可将分别对栅极输入移位信号SR4及SR5的逻辑合成电路部83的NT141及NT142保持在不导通状态。因此，移位输出信号Gate2并不会经由逻辑合成电路部83的NT141及NT142而输出，因此，可抑制移位输出信号Gate2在未意料到的时序中被输出至栅极线。
此外，在第1实施形态中，将频率信号CKV1及CKV2交互供应至移位寄存器电路部51至56的晶体管NT4、NT14、NT24、NT34、NT44及NT54的栅极，并且将时序互为不同的使能信号ENB1及ENB2交互供应至漏极，例如，在第3段的移位寄存器电路部53中，通过频率信号CKV1使晶体管NT24成为导通状态之后，以使能信号ENB1使晶体管NT24的源极电位从VBB上升至VDD，因此使晶体管NT24的栅极电位上升该电位的上升份(Vβ)。此外，在第4段的移位寄存器电路部54中，通过频率信号CKV2使晶体管NT34成为导通状态之后，以使能信号ENB2使晶体管NT34的源极电位从VBB上升至VDD，因此使晶体管NT34的栅极电位上升该电位的上升份(Vβ)。借此，相比较于晶体管NT24及NT34的漏极连接于固定的正侧电位VDD的情形，更可提高移位信号SR3及SR4的电位(VDD+Vβ＞VDD+Vt)，因此可更容易使移位信号SR3及SR4的电位提高至较VBB还高于临限值电压(Vt)以上的电位。因此，可更容易将具有VDD+Vt以上的电位(VDD+Vβ)的移位信号SR3及SR4，分别供应至连接于第1段栅极线的逻辑合成电路部82的晶体管NT131及NT132的栅极。因此更可抑制经由逻辑合成电路部82的晶体管NT131及NT132而输出至第1段栅极线的移位输出信号Gate1的电位，降低晶体管NT131及NT132的临限值电压(Vt)份。
此外，在第1实施形态中，通过重设晶体管NT39、NT49及NT59，响应于朝扫描方向距本身段2段前的移位寄存器电路部中所输出的H位准的输出信号SR12至SR14，将输出移位信号SR4至SR6的节点ND2的电位分别重设成负侧电位VBB，通过此构成，可通过重设晶体管NT39、NT49及NT59，将节点ND2的电位重设成负侧电位VBB，因此不需另外将驱动信号供应至重设晶体管NT39、NT49及NT59。因此不需另外形成用来产生驱动信号的信号产生电路，因此可抑制包含有V驱动器5的液晶显示装置的电路构成变得复杂。
(第2实施形态)
首先参照图4及图5，来说明在此第2实施形态中以p通道晶体管来构成上述第1实施形态的V驱动器的情形。
首先参照图4，在第2实施形态中，是在基板1a上设置显示部2a。在此显示部2a上以矩阵状配置有像素20a。在图4中，为了简化附图，仅显示出1个像素20a。各个像素20a由p通道晶体管21a(以下称为晶体管21a)、像素电极22a、对向配置在像素电极22a的对各个像素20a为共通的对向电极23a、包夹于像素电极22a及对向电极23a之间的液晶24a，以及辅助电容25a构成。此外，晶体管21a的源极连接于漏极线，并且漏极连接于像素电极22a及辅助电容25a。此晶体管21a的栅极连接于栅极线。
此外，以沿着显示部2a的一边的方式，在基板1a上设置用以驱动(扫描)显示部2a的漏极线的水平开关(HSW)3a及H驱动器4a。此外，以沿着显示部2a的另一边的方式，在基板1a上设置用以驱动(扫描)显示部2a的栅极线的V驱动器5a。在图4的水平开关3a中仅显示2个开关，但实际上配置有对应像素的数目的开关。此外，在图4的H驱动器4a及V驱动器5中，仅分别显示2个移位寄存器电路部，但实际上配置有对应像素的数目的移位寄存器电路部。此外，在基板1a的外部上，与上述第1实施形态相同，设置有具备信号产生电路11及电源电路12的驱动IC10。
此外，如图5所示，在第2实施形态中，在V驱动器5a的内部，设置有多段的移位寄存器电路部501至506，以及由输出信号输入切换电路部600a与移位信号输入切换电路部600b所组成的扫描方向切换电路部700，以及多段逻辑合成电路部801至804，以及电路部901。移位寄存器电路部502至506为本发明的“第1移位寄存器电路部”及“第2移位寄存器电路部”的一个例子。在图5中，为了简化附图，仅显示出6段的移位寄存器电路部501至506及4段的逻辑合成电路部801至804，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。
第1段的移位寄存器电路部501由前段的第1电路部501a，以及后段的第2电路部501b构成。第1电路部501a包含p通道晶体管PT1及PT2、二极管连接的p通道晶体管PT3，以及电容C1及C2。此外，第2电路部501b包含p通道晶体管PT4至PT7、二极管连接的p通道晶体管PT8，以及电容C3及C4。以下，将p通道晶体管PT1至PT8分别称为晶体管PT1至PT8。，此外，构成第1段的移位寄存器电路部501的晶体管PT1至PT8，分别连接于对应于图2所示的第1实施形态的第1段的移位寄存器电路部51的晶体管NT1至NT8的位置。仅仅与上述第1实施形态不同的是，晶体管PT1、PT5及PT6的源极分别连接于正侧电位VDD。
第2段的移位寄存器电路部502由第1电路部502a以及第2电路部502b构成。第1电路部502a包含p通道晶体管PT11及PT12、二极管连接的p通道晶体管PT13，以及电容C11及C12。此外，第2电路部502b包含p通道晶体管PT14至PT17、二极管连接的p通道晶体管PT18，以及电容C13及C14。p通道晶体管PT14为本发明的“第4晶体管”及“第5晶体管”的一个例子，p通道晶体管PT16为本发明的“第1晶体管”的一个例子。以下，将p通道晶体管PT11至PT18分别称为晶体管PT11至PT18。此外，构成第2段的移位寄存器电路部502的晶体管PT11至PT18，分别连接于对应于图2所示的第1实施形态的第2段的移位寄存器电路部52的晶体管NT11至NT18的位置。仅仅与上述第1实施形态不同的是，晶体管PT11、PT15及PT16的源极分别连接于正侧电位VDD。
第3段的移位寄存器电路部503由第1电路部503a、第2电路部503b构成。第1电路部503a包含p通道晶体管PT21及PT22、二极管连接的p通道晶体管PT23，以及电容C21及C22。此外，第2电路部503b包含p通道晶体管PT24至PT27、二极管连接的p通道晶体管PT28，以及电容C23及C24。p通道晶体管PT24为本发明的“第4晶体管”及“第5晶体管”的一个例子，p通道晶体管PT26为本发明的“第1晶体管”的一个例子。以下，将p通道晶体管PT21至PT28分别称为晶体管PT21至PT28。此外，构成第3段的移位寄存器电路部503的晶体管PT21至PT28分别连接于对应于图2所示的第1实施形态的第3段的移位寄存器电路部53的晶体管NT21至NT28的位置。仅仅与上述第1实施形态不同的是，晶体管PT21、PT25及PT26的源极分别连接于正侧电位VDD。
第4段的移位寄存器电路部504由第1电路部504a及第2电路部504b构成。第1电路部504a包含p通道晶体管PT31及PT32、二极管连接的p通道晶体管PT33，以及电容C31及C32。此外，第2电路部504b包含p通道晶体管PT34至PT37、二极管连接的p通道晶体管PT38，以及电容C33及C34。p通道晶体管PT34为本发明的“第4晶体管”及“第5晶体管”的一个例子，p通道晶体管PT36为本发明的“第1晶体管”的一个例子。以下，将p通道晶体管PT31至PT38分别称为晶体管PT31至PT38。此外，构成第4段的移位寄存器电路部504的晶体管PT31至PT38分别连接于对应于图2所示的第1实施形态的第4段的移位寄存器电路部54的晶体管NT31至NT38的位置。仅仅与上述第1实施形态不同的是，晶体管PT31、PT35及PT36的源极分别连接于正侧电位VDD。
第5段的移位寄存器电路部505由第1电路部505a，以及第2电路部505b构成。第1电路部505a包含p通道晶体管PT41及PT42、二极管连接的p通道晶体管PT43，以及电容C41及C42。此外，第2电路部505b包含p通道晶体管PT44至PT47、二极管连接的p通道晶体管PT48，以及电容C43及C44。p通道晶体管PT44为本发明的“第4晶体管”及“第5晶体管”的一个例子，p通道晶体管PT46为本发明的“第1晶体管”的一个例子。以下，将p通道晶体管PT41至PT48分别称为晶体管PT41至PT48。此外，构成第5段的移位寄存器电路部505的晶体管PT41至PT48，分别连接于对应于图2所示的第1实施形态的第5段的移位寄存器电路部55的晶体管NT41至NT48的位置。仅仅与上述第1实施形态不同的是，晶体管PT41、PT45及PT46的源极分别连接于正侧电位VDD。
第6段的移位寄存器电路部506由第1电路部506a，以及第2电路部506b构成。第1电路部506a包含p通道晶体管PT51及PT52、二极管连接的p通道晶体管PT53，以及电容C51及C52。此外，第2电路部506b包含p通道晶体管PT54至PT57、二极管连接的p通道晶体管PT58，以及电容C53及C54。p通道晶体管PT54为本发明的“第4晶体管”及“第5晶体管”的一个例子，p通道晶体管PT56为本发明的“第1晶体管”的一个例子。以下，将p通道晶体管PT51至PT58分别称为晶体管PT51至PT58。此外，构成第6段的移位寄存器电路部506的晶体管PT51至PT58分别连接于对应于图2所示的第1实施形态的第6段的移位寄存器电路部56的晶体管NT51至NT58的位置。仅仅与上述第1实施形态不同的是，晶体管PT51、PT55及PT56的源极分别连接于正侧电位VDD。
在此，在第2实施形态中，第4段的移位寄存器电路部504的第1电路部504a包含用以将输出移位信号SR4的节点ND2的电位重设成正侧电位VDD的p通道晶体管PT39及PT40。此外，第5段的移位寄存器电路部505的第1电路部505a包含用以将输出移位信号SR5的节点ND2的电位重设成正侧电位VDD的p通道晶体管PT49及PT50。此外，第6段的移位寄存器电路部506的第1电路部506a包含用以将输出移位信号SR6的节点ND2的电位重设成正侧电位VDD的p通道晶体管PT59及PT60。以下，p通道晶体管PT39、PT40、PT49、PT50、PT59、PT60分别称为重设晶体管PT39、PT40、PT49、R60、PT50、PT59、PT60。
此外，在重设晶体管PT39及PT40的漏极分别供应有负侧电位VBB，并且在源极分别连接有第4段的移位寄存器电路部504的第1电路部504a的输出节点的节点ND1。此外，在第2实施形态中，重设晶体管PT39的栅极连接于第2段的移位寄存器电路部502的节点ND3。此外，重设晶体管PT40的栅极连接于第6段的移位寄存器电路部506的节点ND3。亦即，在第2实施形态中，重设晶体管PT39的栅极连接于节点ND3，该节点ND3输出朝顺向扫描方向包含重设晶体管PT39的第4段的移位寄存器电路部504的2段前的移位寄存器电路部502的输出信号SR12。此外，重设晶体管PT40的栅极连接于节点ND3，该节点ND3输出朝顺向扫描方向包含重设晶体管PT40的第4段的移位寄存器电路部504的2段后的移位寄存器电路部506的输出信号SR16。
借此，在第2实施形态中，构成为，若响应于移位寄存器电路部502的L位准的输出信号SR12而使重设晶体管PT39导通，则经由重设晶体管PT39而供应负侧电位VBB，借此使第1电路部501a的节点ND1的电位成为负侧电位VBB(L位准)。此外并构成为，若第1电路部504a的节点ND1的电位成为负侧电位VBB(L位准)，则使第2电路部504b的晶体管PT36导通，因此经由晶体管PT36而供应正侧电位VDD，借此使输出移位信号SR4的第2电路部504b的节点ND2重设成正侧电位VDD。此外，构成为，若响应于移位寄存器电路部506的L位准的输出信号SR16而使重设晶体管PT40导通，则经由重设晶体管PT40而供应负侧电位VBB，借此使第1电路部504a的节点ND1的电位成为负侧电位VBB(L位准)。此外，与上述重设晶体管PT39所进行的重设时的动作相同，构成为，使输出移位信号SR4的第2电路部504b的节点ND2重设成正侧电位VDD。
此外，在重设晶体管PT49及PT50的漏极分别供给有负侧电位VBB，并且在源极分别连接有第5段的移位寄存器电路部505的第1电路部505a的输出节点的节点ND1。此外，重设晶体管PT49的栅极连接于第3段的移位寄存器电路部503的节点ND3。此外，重设晶体管PT50的栅极连接于输出图中未显示的第7段的移位寄存器电路部的输出信号SR17的节点。借此，在第5段的移位寄存器电路部505中，与上述第4段的移位寄存器电路部504相同，构成为使输出移位信号SR5的第2电路部505b的节点ND2的电位重设成正侧电位VDD。
此外，在重设晶体管PT59及PT60的漏极分别供给有负侧电位VBB，并且在源极分别连接有第6段的移位寄存器电路部506的第1电路部506a的输出节点的节点ND1。此外，重设晶体管PT59的栅极连接于第4段的移位寄存器电路部504的节点ND3。此外，重设晶体管PT60的栅极连接于输出未图示的第8段的移位寄存器电路部的输出信号SR18的节点。借此，在第6段的移位寄存器电路部506中，与上述第4段的移位寄存器电路部504相同，构成为使输出移位信号SR6的第2电路部506b的节点ND2的电位重设成正侧电位VDD。
此外，上述各段的移位寄存器电路部501至506所设置的晶体管PT1至PT8、PT11至PT18、PT21至PT28、PT31至PT38、PT41至PT48、PT51至PT58，以及重设晶体管PT39、PT40、PT49、PT50、PT59、PT60都由p型MOS晶体管所组成的TFT构成。此外，PT1、PT2、PT6、PT7、PT8、PT11、PT12、PT16、PT17、PT18、PT21、PT22、PT26、PT27、PT28、PT31、PT32、PT36、PT37、PT38、PT41、PT42、PT46、PT47、PT48、PT51、PT52、PT56、PT57及PT58，分别有互为电性连接的2个栅极。
此外，输出信号输入切换电路部600a包含p通道晶体管PT61至PT72。以下，将p通道晶体管PT61至PT72分别称为晶体管PT61至PT72。此晶体管PT61至PT72都由p型MOS晶体管所组成的TFT构成。构成输出信号输入切换电路部600a的晶体管PT61至PT72分别连接于对应于图2所示的第1实施形态的输出信号输入切换电路部60a的晶体管NT61至NT72的位置。
此外，移位信号输入切换电路部600b包含p通道晶体管PT81至PT92，以及p通道晶体管PT101至PT112。以下，将p通道晶体管PT81至PT92及PT101至PT112分别称为晶体管PT81至PT92及PT101至PT112。此晶体管PT81至PT92及PT101至PT112都由p型MOS晶体管所组成的TFT构成。构成移位信号输入切换电路部600b的晶体管PT81至PT92及PT101至PT112，分别连接于对应于图2所示的第1实施形态的移位信号输入切换电路部600b的晶体管NT81至NT92及NT101至NT112的位置。仅仅与上述第1实施形态不同的是，晶体管PT101的源极/漏极的另一边连接于负侧电位VBB。
此外，逻辑合成电路部801至804分别连接于虚设栅极线、第1段栅极线、第2段栅极线，以及第3段栅极线。连接于虚设栅极线的逻辑合成电路部801包含p通道晶体管PT121至PT124、二极管连接的p通道晶体管PT125，以及电容C121。p通道晶体管PT121为本发明的“第2晶体管”的一个例子，p通道晶体管PT122为本发明的“第3晶体管”的一个例子。以下，将p通道晶体管PT121至PT125分别称为晶体管PT121至PT125。此外，通过p通道晶体管PT123至PT125及电容C121而构成电位固定电路部801a。构成连接于虚设栅极线的逻辑合成电路部801的晶体管PT121至PT125分别连接于对应于图2所示的第1实施形态的连接于虚设栅极线的逻辑合成电路部81的晶体管NT121至NT125的位置。只有晶体管PT123的源极连接于正侧电位VDD。
此外，连接于第1段栅极线的逻辑合成电路部802包含p通道晶体管PT131至PT134、二极管连接的p通道晶体管PT135，以及电容C131。p通道晶体管PT131为本发明的“第2晶体管”的一个例子，p通道晶体管PT132为本发明的“第3晶体管”的一个例子。以下，将p通道晶体管PT131至PT135分别称为晶体管PT131至PT135。此外，通过p通道晶体管PT133至PT135及电容C131而构成电位固定电路部802a。构成连接于第1段栅极线的逻辑合成电路部802的晶体管PT131至PT135分别连接于对应于图2所示的第1实施形态的连接于第1段的栅极线的逻辑合成电路部82的晶体管NT131至NT135的位置。只有晶体管PT133的源极连接于正侧电位VDD。
此外，连接于第2段栅极线的逻辑合成电路部803包含p通道晶体管PT141至PT144，以及二极管连接的p通道晶体管PT145，以及电容C141。p通道晶体管PT141为本发明的“第2晶体管”的一个例子，p通道晶体管PT142为本发明的“第3晶体管”的一个例子。以下，将p通道晶体管PT141至PT145分别称为晶体管PT141至PT145。此外，通过p通道晶体管PT143至PT145及电容C141，而构成电位固定电路部803a。构成连接于第2段栅极线的逻辑合成电路部803的晶体管PT141至PT145分别连接于对应于图2所示的第1实施形态的连接于第2段的栅极线的逻辑合成电路部83的晶体管NT141至NT145的位置。只有晶体管PT143的源极连接于正侧电位VDD。
此外，连接于第3段栅极线的逻辑合成电路部804包含p通道晶体管PT151至PT154，以及二极管连接的p通道晶体管PT155，以及电容C151。p通道晶体管PT151为本发明的“第2晶体管”的一个例子，p通道晶体管PT152为本发明的“第3晶体管”的一个例子。以下，将p通道晶体管PT151至PT155分别称为晶体管PT151至PT155。此外，通过晶体管PT153至PT155及电容C151而构成电位固定电路部804a。构成连接于第3段栅极线的逻辑合成电路部804的晶体管PT151至PT155分别连接于对应于图2所示的第1实施形态的连接于第3段的栅极线的逻辑合成电路部84的晶体管NT151至NT155的位置。只有晶体管PT153的源极连接于正侧电位VDD。此外，上述逻辑合成电路部801至804所设置的晶体管PT121至PT125、PT131至PT135、PT141至PT145、PT151至PT155都由p型MOS晶体管所组成的TFT构成。
此外，电路部901包含p通道晶体管PT161至PT163、二极管连接的p通道晶体管PT164，以及电容C161。以下，将p通道晶体管PT161至PT164分别称为晶体管PT161至PT164。此外，构成电路部901的晶体管PT161至PT164分别连接于对应于图2所示的第1实施形态的电路部91的晶体管NT161至NT164的位置。只有晶体管PT162的源极连接于正侧电位VDD。
接下来参照图5及图6，说明第2实施形态的V驱动器5a的动作。在此第2实施形态的V驱动器5a中，将对于图3所示的第1实施形态的起始信号STV、频率信号CKV1、CKV2、使能信号ENB、ENB1、ENB2及反转使能信号XENB的H位准及L位准进行反转后的波形的信号，分别做为起始信号STV、频率信号CKV1、CKV2、使能信号ENB、ENB1、ENB2及反转使能信号XENB，而予以输入。借此，从第2实施形态的移位寄存器电路部501至506中输出具备将图2的第1实施形态的移位寄存器电路部51至56所输出的移位信号SR1至SR6及输出信号SR11至SR16的H位准及L位准进行反转后的波形的信号。此外，从第2实施形态的逻辑合成电路部801至804中输出具备将图2的第1实施形态的逻辑合成电路部81至84所输出的移位输出信号Dummy、Gate1、Gate2、Gate3的H位准及L位准进行反转后的波形的信号。此第2实施形态的V驱动器5a的上述以外的动作与图2所示的第1实施形态的V驱动器的动作相同。
在第2实施形态中，将频率信号CKV1及CKV2交互供应至移位寄存器电路部503至506的晶体管PT24、PT34、PT44及PT54的栅极，并且将时序互为不同的使能信号ENB1及ENB2交互供应至漏极，借此进行以下的动作。例如，在第3段的移位寄存器电路部503中，通过频率信号CKV1使晶体管PT24成为导通之后，以使能信号ENB1使晶体管PT24的源极电位从VDD降低至VBB，因此，晶体管PT24的栅极电位是降低该电位的降低份(Vβ)。此外，在第4段的移位寄存器电路部504中，通过频率信号CKV2使晶体管PT34成为导通状态之后，用使能信号ENB2使晶体管PT34的源极电位从VDD降低至VBB，因此，晶体管PT34的栅极电位是降低该电位的降低份(Vβ)。借此，相比较于晶体管PT24及PT34的漏极连接于固定的负侧电位VBB的情形，更可降低移位信号SR3及SR4的电位(VDD-Vβ＜VDD-Vt)，因此可更容易使移位信号SR3及SR4的电位降低至较VBB还低于临限值电压(Vt)以上的电位。因此，可更容易将具有VDD-Vt以下的电位(VDD-Vβ)的移位信号SR3及SR4分别供应至连接于第1段栅极线的逻辑合成电路部802的晶体管PT131及PT132的栅极。因此更可抑制经由逻辑合成电路部802的晶体管PT131及PT132而输出至第1段栅极线的移位输出信号Gate1的电位，升高临限值电压(Vt)。
此外，在第2实施形态中，如上所述，响应于朝包含重设晶体管的预定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部中所输出的输出信号，将预定段的移位寄存器电路部的重设晶体管加以导通，借此，在包含V驱动器的液晶显示装置中，可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第1实施形态相同的效果。
(第3实施形态)接着参照图7，来说明在此第3实施形态中，在上述第1实施形态的构成中，将正侧电位VDD供应至输出输出信号的节点所连接的晶体管的漏极，并且采用移位寄存器电路部的输出信号，在将逻辑合成电路部所输出的移位输出信号在固定在L位准的状态下加以保持的情形。
亦即，如图7所示，在此第3实施形态的V驱动器中设置多段的移位寄存器电路部511至516、由输出信号输入切换电路部610a与移位信号输入切换电路部610b所组成的扫描方向切换电路部710，以及多段的逻辑合成电路部811至814。移位寄存器电路部512至516为本发明的“第1移位寄存器电路部”及“第2移位寄存器电路部”的一个例子。在图7当中，为了简化附图，仅仅表示出6段的移位寄存器电路部511至516及4段的逻辑合成电路部811至814，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。
此外，第3实施形态的第1段至第6段的移位寄存器电路部511至5 16，分别由具有与图2所示的第1实施形态的第1段至第6段的移位寄存器电路部51至56的第1电路部51a至56a及第2电路部51b至56b相同的电路构成的第1电路部511a至516a及第2电路部511b至516b构成。此外，在第3实施形态中，与上述第1实施形态不同的是，正侧电位VDD分别供应至晶体管NT4、NT14、NT24、NT34、NT44及NT54的漏极，该晶体管NT4、NT14、NT24、NT34、NT44及NT54的源极连接于输出各段的移位寄存器电路部511至516的输出信号SR11至SR16的节点ND3。
此外，输出信号输入切换电路部610a具有与图2所示的第1实施形态的输出信号输入切换电路部60a相同的电路构成。在第3实施形态中，晶体管NT67的源极/漏极的另一方与晶体管NT68的源极/漏极的一方相连接。此外，第3实施形态的移位信号输入切换电路部610b具有与图2所示的第1实施形态的移位信号输入切换电路部60b相同的电路构成。
此外，连接于虚设栅极线的逻辑合成电路部811包含n通道晶体管NT121至NT124、二极管连接的晶体管NT125及NT126，以及电容C121。亦即，第3实施形态的逻辑合成电路部811具备在图2所示的第1实施形态的逻辑合成电路部81的电路构成中、加上二极管连接的晶体管NT126的电路构成。此外，通过晶体管NT123至NT126及电容C121而构成电位固定电路部811a。此外，在第3实施形态中，通过晶体管NT123至NT126及电容C121而构成电位固定电路部811a。此外，在第3实施形态中，晶体管NT125的源极连接于在输出第1段的移位寄存器电路部511的输出信号SR11的节点ND3。此外，晶体管NT86的源极连接于输出第4段的移位寄存器电路部514的输出信号SR14的节点ND3，并且漏极连接于逻辑合成电路部811的节点ND5。
此外，连接于第1段栅极线的逻辑合成电路部812包含晶体管NT131至NT134、二极管连接的晶体管NT135及NT136，以及电容C131。亦即，第3实施形态的逻辑合成电路部812具备在图2所示的第1实施形态的逻辑合成电路部82的电路构成中、加上二极管连接的晶体管NT136的电路构成。此外，通过晶体管NT133至NT136及电容C131而构成电位固定电路部812a。此外，在第3实施形态中，晶体管NT135的源极连接于输出第2段的移位寄存器电路部512的输出信号SR12的节点ND3。此外，晶体管NT136的源极连接于输出第5段的移位寄存器电路部515的输出信号SR15的节点ND3，并且漏极连接于逻辑合成电路部812的节点ND5。
此外，连接于第2段栅极线的逻辑合成电路部813包含晶体管NT141至NT144、二极管连接的晶体管NT145及NT146，以及电容C141。亦即，第3实施形态的逻辑合成电路部813具备在图2所示的第1实施形态的逻辑合成电路部83的电路构成中、加上二极管连接的晶体管NT146的电路构成。此外，通过晶体管NT143至NT146及电容C141而构成电位固定电路部813a。此外，在第3实施形态中，晶体管NT145的源极连接于输出第3段的移位寄存器电路部513的输出信号SR13的节点ND3。此外，晶体管NT146的源极连接于输出第6段的移位寄存器电路部516的输出信号SR16的节点ND3，并且漏极连接于逻辑合成电路部813的节点ND5。
此外，连接于第3段栅极线的逻辑合成电路部814包含晶体管NT151至NT154、二极管连接的晶体管NT155及NT156，以及电容C151。亦即，第3实施形态的逻辑合成电路部814具备在图2所示的第1实施形态的逻辑合成电路部84的电路构成中、加上二极管连接的晶体管NT156的电路构成。此外，通过晶体管NT153至NT156及电容C151而构成电位固定电路部814a。此外，在第3实施形态中，晶体管NT155的源极连接于输出第4段的移位寄存器电路部514的输出信号SR14的节点ND3。此外，晶体管NT156的源极连接于输出图显示的第7段的移位寄存器电路部的输出信号的节点ND3，并且漏极连接于逻辑合成电路部814的节点ND5。
接下来参照图7及图8，来说明第3实施形态的V驱动器的动作。
此第3实施形态的V驱动器的动作基本上与上述第1实施形态的V驱动器的动作相同。只是，在此第3实施形态的V驱动器中与上述第1实施形态不同的是，分别将固定的正侧电位VDD供应至输出移位寄存器电路部511至516的输出信号SR11至SR16的节点ND3所连接的晶体管NT4、NT14、NT24、NT34、NT44及NT54的漏极。具体而言，在第1段移位寄存器电路部511中，H位准的起始信号STV，经由输出信号输入切换电路部610a的导通状态的晶体管NT61而输入至晶体管NT1的栅极。因此，晶体管NT1成为导通状态。之后，输入至晶体管NT2的漏极的频率信号CKV1会上升至H位准。
此时，从第2段的移位寄存器电路部522所输出的移位信号SR2经由导通状态的晶体管NT81，而输入至第1段的移位寄存器电路部511的晶体管NT2的栅极。此时的输入于晶体管NT2的栅极的移位信号SR2虽然处于正侧电位VDD与负侧电位VBB之间的不稳定的电位，但成为可使晶体管NT2成为不导通的电位。因此，晶体管NT2成为不导通状态。因此，可从负侧电位VBB，经由晶体管NT1供应L位准的电位，借此将节点ND1的电位降低至L位准。因此，晶体管NT5及NT6成为不导通状态。此外，H位准的起始信号STV也经由导通状态的晶体管NT61及NT82，而输入至第1段的移位寄存器电路部511的晶体管NT7的栅极。借此，使晶体管NT7成为导通状态。之后，输入至晶体管NT7的漏极的频率信号CKV1的电位上升至H位准。因此，第1段的移位寄存器电路部511的节点ND2的电位上升至H位准(VDD)，而使晶体管NT4成为导通状态。
此时，在第3实施形态中，H位准(VDD)的电位从正侧电位VDD经由晶体管NT4而加以供应，借此，第1段的移位寄存器电路部511的节点ND3的电位上升至VDD侧。此时，由于通过电容C3而维持晶体管NT4的栅极-源极间电压的方式而使节点ND3的电位上升，伴随在此，使第1段的移位寄存器电路部511的节点ND2的电位从VDD更进一步的上升。因此，节点ND2的电位上升至较VDD还高于晶体管NT4的临限值电压(Vt)以上的预定电压(Vα)的电位(VDD+Vα＞VDD+Vt)。结果，从第1段的移位寄存器电路部511的节点ND2，将具有VDD+Vt以上的电位(VDD+Vα)的H位准的移位信号SR1予以输出。在此，此移位信号SR1的(VDD+Vα)的电位为较上述第1实施形态的移位信号SR1的(VDD+Vβ)的电位更低的电位。此外，同时也从第1段的移位寄存器电路部511的节点ND3，将H位准(VDD)的输出信号SR11予以输出。
之后，在第2段之后的移位寄存器电路部512至516中，进行与上述第1段的移位寄存器电路部511相同的动作。如此，可从各段的移位寄存器电路部511至516，将分别具有VDD+Vt以上的电位(VDD+Vα)的H位准的移位信号SR1至SR6、以及H位准(VDD)的输出信号SR11至16予以输出。
在第3实施形态中，在图8的电压波形图中，如图所示，第4段的移位信号SR4的电位(第4段的节点ND2的电位)上升至H位准的时序、以及第2段的输出信号SR12的电位下降至L位准的时序产生重迭的附图。在此情况下，有可能使第4段的节点ND2的电位上升至H位准的时序、以及响应于第2段的输出信号SR12的电位下降至L位准而使重设晶体管NT39成为不导通，并且经由晶体管NT31所供应的负侧电位VBB而使第4接节点ND1的电位成为L位准，而因此使晶体管NT36从导通状态成为不导通状态的时序产生重迭。因此，第4段的节点ND2的电位(移位信号SR4的电位)的上升，受到在晶体管NT36从导通状态成为不导通状态时、经由晶体管NT36所供应的负侧电位VBB的阻碍，因此，可能难以使第4段的节点ND2的电位(移位信号SR4的电位)进行稳定的上升。
然而实际上，第4段的节点ND2的电位响应于频率信号CKV2的上升而上升至H位准(VDD)，并且因电容33的启动动作而上升至(VDD+Vα)，该电容33的启动(boot)动作是起因于经由晶体管NT34供应正侧电位VDD而进行的，该晶体管NT34伴随该节点ND2的电位的上升而导通。借此，第4段的节点ND2的电位的上升，较晶体管NT36从导通状态切换为不导通状态的动作，更为缓慢地进行。借此，实际上第4段的节点ND2的电位上升至H位准(VDD+Vα)的时序，较晶体管NT36成为不导通的时序产生若干延迟，因此，第4段的节点ND2的电位(移位信号SR4的电位)上升至H位准(VDD+Vα)的时序，并不会完全与晶体管NT36成为不导通的时序重迭。因此，可使第4段的节点ND2的电位(移位信号SR4的电位)稳定的上升至H位准(VDD+Vα)。
此外，在第3实施形态中，在将从逻辑合成电路部811至814输出至各段的栅极线的移位输出信号Dummy、Gate1、Gate2及Gate3的电位固定在L位准之际，采用来自移位寄存器电路部的输出信号来固定电位。例如，在连接于第1段栅极线的逻辑合成电路部812中，由于经由均成为导通状态的晶体管NT131及NT132所供应的H位准的使能信号ENB，而使输出至第1段栅极线的移位输出信号Gate1成为H位准。之后，使能信号ENB降低至L位准。因此L位准的使能信号ENB经由晶体管NT131及NT132而被供应，借此，使输出至第1段栅极线的移位输出信号Gate1降低至L位准。
之后，在第3实施形态中，H位准(VDD)的输出信号SR15经由二极管连接的晶体管NT136，而输入至连接于第1段相连在栅极线的逻辑合成电路部812的晶体管NT133的栅极。借此，晶体管NT133成为导通状态。因此，由于L位准的电位从负侧电位VBB经由晶体管NT133而被供应，因此连接于第1段栅极线的逻辑合成电路部812的节点ND4的电位固定在L位准。借此，从逻辑合成电路部812输出至第1段栅极线的移位输出信号Gate1的电位固定在L位准。此外，在第3实施形态中，在H位准(VDD)的输出信号SR15输入至晶体管NT133的栅极时，电容C131被充电。因此，至下一次晶体管NT134成为导通状态、并且从负侧电位VBB经由晶体管NT134供应L位准的电位为止，节点ND5的电位(晶体管NT133的栅极电位)保持在H位准。因此，至下一次晶体管NT134成为导通状态为止，晶体管NT133维持在导通状态，因此，从逻辑合成电路部812输出至第1段栅极线的移位输出信号Gate1的电位保持在L位准。
之后，在各段的逻辑合成电路部中，进行与上述连接于第1段栅极线的逻辑合成电路部812相同的动作，借此，可采用移位寄存器电路部的输出信号，将移位输出信号的电位固定在L位准。第3实施形态的V驱动器的上述动作以外的动作与上述第1实施形态的V驱动器的动作相同。
在第3实施形态中，在晶体管NT4、NT14、NT24、NT34、NT44及NT54的栅极-源极之间，分别连接有电容C3、C13、C23、C33、C43及C53，并分别将正侧电位VDD供应至晶体管NT4、NT14、NT24、NT34、NT44及NT54的漏极，借此来进行下列动作。例如，在第2段的移位寄存器电路部512中，在响应于频率信号CKV2使晶体管NT14导通时，以将连接有电容C13的NT14的栅极-源极间电压加以维持的方式，伴随着晶体管NT14的源极电位的上升，使晶体管NT14的栅极电位(移位信号SR2的电位)上升。此外，在第3段的移位寄存器电路部513中，在响应于频率信号CKV1使晶体管NT24成为导通之际，以将连接有电容C23的NT24的栅极-源极间电压加以维持的方式，伴随着晶体管NT24的源极电位的上升，使晶体管NT24的栅极电位(移位信号SR3的电位)上升。如上所述，由于晶体管NT14的栅极电位(移位信号SR2的电位)以及晶体管NT24的栅极电位(移位信号SR3的电位)均上升至较VDD还高于临限值电压(Vt)以上的预定电压(Vα)的量的电位，因此，可更容易将具有VDD+Vt以上电位(VDD+Vα)的移位信号SR2及SR3供应至连接于虚设栅极线的逻辑合成电路部811的晶体管NT121及NT122的栅极。因此更可抑制经由逻辑合成电路部811的晶体管NT121及NT122而输出至虚设栅极线的移位输出信号Dummy的电位，从VDD降低晶体管NT121及NT122的临限值电压(Vt)。
此外，在第3实施形态中，如上所述，响应于朝包含重设晶体管的特定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部中所输出的输出信号，使预定段的移位寄存器电路部的重设晶体管成为导通状态，借此，可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第1实施形态相同的效果。
(第4实施形态)接着参照图9，来说明在此第4实施形态中，以p通道晶体管来构成上述第3实施形态的V驱动器的情形。
如图9所示，在此第4实施形态的V驱动器中，设置有多段的移位寄存器电路部521至526，以及由输出信号输入切换电路部620a与移位信号输入切换电路部620b所组成的扫描方向切换电路部720，及多段逻辑合成电路部821至824。移位寄存器电路部522至526为本发明的“第1移位寄存器电路部”及“第2移位寄存器电路部”的一个例子。在图9中，为了简化附图，仅显示出6段的移位寄存器电路部521至526及4段的逻辑合成电路部821至824，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。
此外，第4实施形态的第1段至第6段的移位寄存器电路部521至526分别以具有与图5所示的第2实施形态的第1段至第6段的移位寄存器电路部501至506的第1电路部501a至506a及第2电路部501b至506b相同的电路构成的第1电路部521a至526a及第2电路部521b至526b构成。只是在第4实施形态中，与上述第2实施形态不同的是，负侧电位VBB分别供应至晶体管PT4、PT14、PT24、PT34、PT44及PT54的漏极，该晶体管PT4、PT14、PT24、PT34、PT44及PT54的源极连接于输出各段的移位寄存器电路部521至526的输出信号SR11至SR16的节点ND3。
此外，输出信号输入切换电路部620a基本上具有与图5所示的第2实施形态的输出信号输入切换电路部600a相同的电路构成。只是在第4实施形态的输出信号输入切换电路部620a中，晶体管PT67的源极/漏极的另一方与晶体管PT68的源极/漏极的一方相连接。此外，移位信号输入切换电路部620b具有与图5所示的第2实施形态的移位信号输入切换电路部600b相同的电路构成。
此外，逻辑合成电路部821至824具有将图7所示的第3实施形态的构成逻辑合成电路部811至814的n通道晶体管置换为p通道晶体管的构成。具体而言，第4实施形态的连接于虚设栅极线的逻辑合成电路部821具有将图7所示的第3实施形态的逻辑合成电路部811的晶体管NT121至NT126分别置换为晶体管PT121至PT126的构成。此外，第4实施形态的连接于第1段栅极线的逻辑合成电路部822具有将图7所示的第3实施形态的逻辑合成电路部812的晶体管NT131至NT136分别置换为晶体管PT131至PT136的电路构成。此外，第4实施形态的连接于第2段栅极线的逻辑合成电路部823具有将图7所示的第3实施形态的逻辑合成电路部813的晶体管NT141至NT146分别置换为晶体管PT141至PT146的电路构成。此外，第4实施形态的连接于第3段栅极线的逻辑合成电路部824具有将图7所示的第3实施形态的逻辑合成电路部814的晶体管NT151至NT156分别置换为晶体管PT151至PT1536的电路构成。在第4实施形态中，逻辑合成电路部821至824的晶体管PT123、PT133、PT143及PT153的源极分别连接于正侧电位VDD。
接着参照图9及图10，说明第4实施形态的V驱动器的动作。在此第4实施形态的V驱动器中，将对于图8所示的第3实施形态的起始信号STV、频率信号CKV1、CKV2以及使能信号ENB的H位准及L位准进行反转后的波形的信号分别作为起始信号STV、频率信号CKV1、CKV2、使能信号ENB，而予以输入。借此，从第4实施形态的移位寄存器电路部521至526分别输出具备将图7的第3实施形态的移位寄存器电路部511至516所输出的移位信号SR1至SR6，以及输出信号SR11至SR16的H位准及L位准进行反转后的波形的信号。此外，从第4实施形态的逻辑合成电路部821至824输出具备将图7的第3实施形态的逻辑合成电路部811至814所输出的移位输出信号Dummy、Gate1、Gate2、Gate3的H位准及L位准进行反转后的波形的信号。此第4实施形态的V驱动器的上述以外的动作与图7所示的第3实施形态的V驱动器的动作相同。
在第4实施形态中，分别将电容C3、C13、C23、C33、C43及C53连接于晶体管PT4、PT14、PT24、PT34、PT44及PT54的栅极及源极之间，并且将负侧电位VBB供应至晶体管PT4、PT14、PT24、PT34、PT44及PT54的漏极，借此进行以下的动作。例如，在第2段的移位寄存器电路部522中，在响应于频率信号CKV2使晶体管PT14成为导通之际，以将连接有电容C13的PT14的栅极-源极间电压加以维持的方式，伴随着晶体管PT14的源极电位的下降，使晶体管PT14的栅极电位(移位信号SR2的电位)下降。此外，在第3段的移位寄存器电路部523中，在响应于频率信号CKV1使晶体管PT24成为导通状态时，以将连接有电容C23的PT24的栅极-源极间电压加以维持的方式，伴随着晶体管PT24的源极电位的下降，使晶体管PT24的栅极电位(移位信号SR3的电位)下降。如上所述，由于晶体管PT14的栅极电位(移位信号SR2的电位)以及晶体管PT24的栅极电位(移位信号SR3的电位)均降低至较VBB还低于临限值电压(Vt)以上的预定电压(Vα)的电位。因此，可更容易将具有VDD-Vt以下的电位(VDD-Vα)的移位信号SR2及SR3供应至连接于虚设栅极线的逻辑合成电路部821的晶体管PT121及PT122的栅极。因此，更可抑制经由逻辑合成电路部821的晶体管PT121及PT122而输出至虚设栅极线的移位输出信号Dummy的电位从VBB上升晶体管PT121及PT122的临限值电压(Vt)。
此外，在第4实施形态中，如上所述，响应于朝包含重设晶体管的预定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部中所输出的输出信号，使预定段的移位寄存器电路部的重设晶体管成为导通状态，借此，可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第3实施形态相同的效果。
(第5实施形态)接着参照图11，来说明在此第5实施形态中，在上述第1实施形态的构成中，将共通的使能信号供应至输出移位寄存器电路部的输出信号的节点所连接的n通道晶体管的漏极的情形。
亦即，如图11所示，在此第5实施形态的V驱动器中，设置多段的移位寄存器电路部531至536、由输出信号输入切换电路部630a与移位信号输入切换电路部630b所组成的扫描方向切换电路部730、多段的逻辑合成电路部831至834，以及电路部911。在图11中，为了简化附图，仅显示出6段的移位寄存器电路部531至536及4段的逻辑合成电路部831至834，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。
此外，第5实施形态的第1段至第6段的移位寄存器电路部531至536分别以具有与图2所示的第1实施形态的第1段至第6段的移位寄存器电路部51至56的第1电路部51a至56a及第2电路部51b至56b为相同的电路构成的第1电路部531a至536a及第2电路部531b至536b构成。只是在第5实施形态中，与上述第1实施形态不同的是，使能信号线(ENB)分别连接于各段的移位寄存器电路部531至536的晶体管NT4、NT14、NT24、NT34、NT44及NT54的漏极。
此外，第5实施形态的输出信号输入切换电路部630a具有与图2所示的第1实施形态的输出信号输入切换电路部60a相同的电路构成。此外，第5实施形态的移位信号输入切换电路部630b具有与图2所示的第1实施形态的移位信号输入切换电路部60b相同的电路构成。此外，第5实施形态的逻辑合成电路部831至834具有与图2所示的第1实施形态的逻辑合成电路部81至84相同的电路构成。此外，逻辑合成电路部831至834是分别具备具有与图2所示的第1实施形态的电位固定电路部81a至84a相同的电路构成的电位固定电路部831a至834a。此外，电路部911具有与图2所示的第1实施形态的电路部91相同的电路构成。
接着参照图11及图12，说明第5实施形态的V驱动器的动作。
此第5实施形态的V驱动器的动作基本上与上述第1实施形态的V驱动器的动作相同。只是在此第5实施形态的V驱动器中，与上述第1实施形态不同的是，分别将共通的使能信号ENB供应至输出各段的移位寄存器电路部531至536的输出信号SR11至SR16的节点ND3所连接的晶体管NT4、NT14、NT24、NT34、NT44及NT54的漏极。
具体而言，在第3段的移位寄存器电路部533中，(VDD-Vt)的电位从在漏极中输入第2段的移位寄存器电路部532的H位准(VDD+Vβ)的移位信号SR2的晶体管NT86的源极，输入至晶体管NT27的栅极。此外，H位准(VDD)的输出信号SR12被输入至晶体管NT21的栅极。此外，L位准的移位信号SR4从第4段的移位寄存器电路部534输入至晶体管NT22的栅极。借此，晶体管NT21及NT27均成为导通状态，而晶体管NT22则成为不导通状态。因此，L位准的电位从负侧电位VBB经由晶体管NT21而加以供应，借此，使第3段的移位寄存器电路部533的节点ND1的电位降低至L位准。借此，晶体管NT25及NT26均成为不导通状态。在此状态下，输入于晶体管NT27的漏极的频率信号CKV1从L位准上升至H位准。借此，第3段的移位寄存器电路部533的节点ND2的电位上升至H位准，因此使晶体管NT24成为导通状态。此时，由于L位准的使能信号ENB1供应至晶体管NT24的漏极，因此，晶体管NT24的源极电位(节点ND3的电位)保持在L位准。
之后，在第5实施形态中，使能信号ENB1的电位从L位准上升至H位准。借此，使第3段的移位寄存器电路部533的节点ND3的电位上升至H位准。此时，由于通过电容C23而维持晶体管NT24的栅极-源极间电压的方式而使节点ND3的电位上升，伴随在此，使第3段的移位寄存器电路部533的节点ND2的电位更为加速上升。因此，第3段的移位暂存电路部533的节点ND2的电位上升至较VDD还高于临限值电压(Vt)以上的预定电压(Vβ)的电位(VDD+Vβ＞VDD+Vt)。此时的节点ND2的电位(VDD+Vβ)在如上述第3实施形态那样、将固定的正侧电位VDD供应至晶体管NT24的漏极的情况下，成为比节点ND2的上升后的电位(VDD+Vβ)还高的电位。之后，从第3段的移位寄存器电路部533的节点ND2，将具有VDD+Vt以上的电位(VDD+Vβ)的H位准的移位信号SR3予以输出。
之后，在第1段、第2段及第4段之后的移位寄存器电路部中，也进行与上述第3段的移位寄存器电路部533相同的动作。如此，可从各段的移位寄存器电路部531至536，将分别具有较上述第3实施形态的移位寄存器电路部的H位准的(VDD+Vα)的移位信号还高的VDD+Vt以上的电位(VDD+Vβ)的H位准的移位信号SR1至SR6予以输出。
此外，第3段的移位寄存器电路部533的H位准(VDD+Vβ＞VDD+Vt)的移位信号SR3分别输入于晶体管NT83及NT88的漏极。借此，在栅极输入VDD的电位的扫描方向切换信号CSV而导通的晶体管NT83及NT88的源极电位都成为(VDD-Vt)的电位。因此，在第2段的移位寄存器电路部532的晶体管NT12的栅极、以及第4段的移位寄存器电路部534的晶体管NT37的栅极，输入(VDD-Vt)的电位。在此状态下，由于频率信号CKV2从L位准(VBB)上升至H位准(VDD)，而在第2段的移位寄存器电路部532的晶体管NT12中，通过电容C12将栅极-源极间电压加以保持，并且栅极电位从(VDD-Vt)上升VDD与VBB之间的电位差分量。因此，可抑制在晶体管NT12的节点ND1侧所产生的电位，从VDD降低晶体管NT12的临限值电压(Vt)。因此，可抑制第2段的移位寄存器电路部532的节点ND1所产生的H位准的电位降低的情形。
此外，在(VDD-Vt)的电位输入至第4段的移位寄存器电路部534的晶体管NT37的栅极的状态下，由于频率信号CKV2从L位准(VBB)上升至H位准(VDD)，所以在晶体管NT37中，通过电容C34将栅极-源极间电压加以保持，并且栅极电位从(VDD-Vt)上升VDD与VBB之间的电位差分量。因此，可抑制在晶体管NT37的节点ND2侧所产生的电位，从VDD降低晶体管NT37的临限值电压(Vt)。因此，可抑制第4段的移位寄存器电路部534的节点ND2所产生的H位准的电位降低的情形。如上所述，在各段的移位寄存器电路部中，在伴随着频率信号CKV1或是CKV2的电位上升至H位准(VDD)而使节点ND1或是ND2的电位上升的情况下，可抑制在节点ND1及ND2所产生的H位准的电位降低的情形。
此外，第3段的移位寄存器电路部533的H位准(VDD+Vβ)的移位信号SR3也输入至连接于第1段栅极线的逻辑合成电路部832的晶体管NT131的栅极。此外，第4段的移位寄存器电路部534的H位准(VDD+Vβ)的移位信号SR4也输入至连接于第1段栅极线的逻辑合成电路部832的晶体管NT132的栅极。借此，在连接于第1段栅极线的逻辑合成电路部832中，在输入于晶体管NT131的栅极的使能信号ENB的电位上升至H位准(VDD)的电位之时，可抑制节点ND4所产生的电位从VDD降低晶体管NT131及NT132的临限值电压(Vt)。如此，在连接于各段的栅极线的逻辑合成电路部831至834中，在伴随着使能信号ENB的电位上升至H位准(VDD)而使节点ND4的电位上升的情况下，可抑制节点ND4所产生的H位准的电位降低的情形。借此，可抑制输出至各段的栅极线的移位输出信号Dummy、Gate1至Gate3的H位准的电位降低的情形。
第5实施形态的V驱动器的上述以外的动作与上述第1实施形态的V驱动器的动作相同。
此外，在第5实施形态中，如上所述，在移位寄存器电路部531至536中，将使能信号线(ENB)连接于晶体管NT4、NT14、NT24、NT34、NT44及NT54的漏极，并且频率信号CKV1(CKV2)供应至栅极，并且构成为，在频率信号CKV1(CKV2)从L位准上升至H位准之后，使使能信号ENB从L位准切换至H位准，借此，例如在第3段的移位寄存器电路部533中，通过频率信号CKV1，使晶体管NT24的栅极电位从L位准(VBB)上升至H位准(VDD)，伴随在此，使晶体管NT24成为导通状态之后，可通过使能信号ENB使晶体管NT24的源极电位从L位准(VBB)上升至H位准(VDD)。借此，使晶体管NT24的栅极电位上升晶体管NT24的源极电位的上升份(Vβ)。在第4段的移位寄存器电路部534中，通过频率信号CKV2使晶体管NT34的栅极电位从L位准(VBB)上升至H位准(VDD)，伴随在此，使晶体管NT34成为导通状态之后，可通过使能信号ENB使晶体管NT34的源极电位从L位准(VBB)上升至H位准(VDD)。借此，使晶体管NT34的栅极电位仅仅上升晶体管NT34的源极电位的上升份(Vβ)。借此，相比较于晶体管NT24及NT34的漏极连接于固定的正侧电位VDD的情形，更可提高移位信号SR3及SR4的电位(VDD+Vβ＞VDD+Vt)，因此，可更容易使移位信号SR3及SR4的电位提高至较VBB还高于临限值电压(Vt)以上的电位。因此，可更容易将具有VDD+Vt以上的电位的移位信号SR3及SR4分别供应至连接于第1段栅极线的逻辑合成电路部832的晶体管NT131及NT132的栅极。因此，更可抑制经由逻辑合成电路部832的晶体管NT131及NT132而输出至第1段栅极线的移位输出信号Gate1的电位降低临限值电压(Vt)。
在第5实施形态中，除了上述效果之外，响应于朝包含重设晶体管的预定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部所输出的输出信号，将使预定段的移位寄存器电路部的重设晶体管成为导通状态，借此，可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第1实施形态相同的效果。
(第6实施形态)接着参照图13，来说明在此第6实施形态中，以p通道晶体管来构成上述第5实施形态的V驱动器的情形。
亦即，如图13所示，在此第6实施形态的V驱动器中，设置有多段的移位寄存器电路部541至546由输出信号输入切换电路部640a与移位信号输入切换电路部640b所组成的扫描方向切换电路部740、多段的逻辑合成电路部841至844，以及电路部921。在图13中，为了简化附图，仅显示出6段的移位寄存器电路部541至546及4段的逻辑合成电路部841至844，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。
此外，第6实施形态的第1段至第6段的移位寄存器电路部541至546分别以具有与图5所示的第2实施形态的第1段至第6段的移位寄存器电路部501至506的第1电路部501a至506a及第2电路部501b至506b为相同的电路构成的第1电路部541a至546a及第2电路部541b至546b构成。只是在第6实施形态中，与上述第2实施形态不同的是，使能信号线(ENB)分别连接于各段的移位寄存器电路部541至546的晶体管PT4、PT14、PT24、PT34、PT44及PT54的漏极。
此外，第6实施形态的输出信号输入切换电路部640a具有与图5所示的第2实施形态的输出信号输入切换电路部600a相同的电路构成。此外，第6实施形态的移位信号输入切换电路部640b具有与图5所示的第2实施形态的移位信号输入切换电路部600b相同的电路构成。此外，逻辑合成电路部841至844具有与图5所示的第2实施形态的逻辑合成电路部801至804相同的电路构成。此外，逻辑合成电路部841至844分别具备具有与图5所示的第2实施形态的电位固定电路部801a至804a相同的电路构成的电位固定电路部841a至844a。此外，电路部921具有与图5所示的第2实施形态的电路部901相同的电路构成。
接着参照图13及图14，说明第6实施形态的V驱动器的动作。在此第6实施形态的V驱动器中，将对于图12所示的第5实施形态的起始信号STV、频率信号CKV1、CKV2、使能信号ENB及反转使能信号XENB的H位准及L位准进行反转后的波形的信号，分别做为起始信号STV、频率信号CKV1、CKV2、使能信号ENB及反转使能信号XENB而予以输入。借此，从第6实施形态的移位寄存器电路部541至546输出具备将图11的第5实施形态的移位寄存器电路部531至536所输出的移位信号SR1至SR6，以及输出信号SR11至SR16的H位准及L位准进行反转后的波形的信号。此外，从第6实施形态的逻辑合成电路部841至844输出具备将图11的第5实施形态的逻辑合成电路部831至834所输出的移位输出信号Dummy、Gate1至Gate3的H位准及L位准进行反转后的波形的信号。此第6实施形态的V驱动器的上述以外的动作与图11所示的第5实施形态的V驱动器的动作相同。
在第6实施形态中，如上所述，响应于朝包含重设晶体管的预定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部所输出的输出信号，将使预定段的移位寄存器电路部的重设晶体管成为导通状态，借此，可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第5实施形态相同的效果。
此外，在第6实施形态中，在移位寄存器电路部541至546中，将频率信号CKV1(CKV2)供应至晶体管PT4、PT14、PT24、PT34、PT44及PT54的栅极，并且将用以切换为H位准(VDD)及L位准(VBB)的使能信号ENB供应至漏极，借此进行以下的动作。例如，在第3段的移位寄存器电路部543中，通过频率信号CKV1使晶体管PT24成为导通状态之后，通过使能信号ENB使晶体管PT24的源极电位从VDD降低至VBB，因此，晶体管PT24的栅极电位是降低该电位的降低份(Vβ)。此外，在第4段的移位寄存器电路部544中，通过频率信号CKV2使晶体管PT34成为导通状态之后，通过使能信号ENB使晶体管PT34的源极电位从VDD降低至VBB，因此，晶体管PT34的栅极电位是降低该电位的降低份(Vβ)。借此，相比较于晶体管PT24及PT34的漏极连接于固定的负侧电位VBB的情形，更可降低移位信号SR3及SR4的电位(VDD-Vβ＜VDD-Vt)，因此，可更容易使移位信号SR3及SR4的电位降低至较VBB更低临限值电压(Vt)以上的电位。因此，可更容易将具有VDD-Vt以下的电位(VDD-Vβ)的移位信号SR3及SR4分别供应至连接于第1段栅极线的逻辑合成电路部842的晶体管PT131及PT132的栅极。因此，更可抑制经由逻辑合成电路部84的晶体管PT131及PT132而输出至第1段栅极线的移位输出信号Gate1的电位上升临限值电压(Vt)。
(第7实施形态)接下来参照图15，来说明在此第7实施形态中，在上述图1所示的第1实施形态的液晶显示装置中，将本发明适用于用来将漏极线加以驱动(扫描)的H驱动器的情形。
如图15所示，在此第7实施形态的液晶显示装置的H驱动器4的内部中，与图2所示的第1实施形态的V驱动器5相同，设置有多段的移位寄存器电路部51至56，以及由输出信号输入切换电路部60a与移位信号输入切换电路部60b所组成的扫描方向切换电路部70、多段的逻辑合成电路部81至84，以及电路部91。在图15中，为了简化附图，仅显示出6段的移位寄存器电路部51至56，以及4段的逻辑合成电路部81至84，但实际上配置有对应像素的数目的移位寄存器电路部及逻辑合成电路部。此外，在此第7实施形态中，逻辑合成电路部81至84与水平开关3互相连接。具体而言，水平开关3包含对应逻辑合成电路部81至84的段数的n通道晶体管NT171至NT174。以下，将n通道晶体管NT171至NT174分别称为晶体管NT171至NT174。
此外，晶体管NT171的源极连接于虚设漏极线，并且漏极连接于视频信号线(Video)。晶体管NT171的栅极连接于逻辑合成电路部81的节点ND4。此外，晶体管NT172的源极连接于第1段漏极线，并且漏极连接于视频信号线(Video)。晶体管NT172的栅极连接于逻辑合成电路部82的节点ND4。此外，晶体管NT173的源极连接于第2段漏极线，并且漏极连接于视频信号线(Video)。晶体管NT173的栅极连接于逻辑合成电路部83的节点ND4。此外，晶体管NT174的源极连接于第3段漏极线，并且漏极连接于视频信号线(Video)。晶体管NT174的栅极连接于逻辑合成电路部84的节点ND4。此外，在第7实施形态的H驱动器4中，供应有起始信号STH、扫描方向切换信号CSH、反转扫描方向切换信号XCSH、频率信号CKH1及CKH2，来取代在图2所示的第1实施形态的V驱动器5所供应的起始信号STV、扫描方向切换信号CSV、反转扫描方向切换信号XCSV、频率信号CKV1及CKV2。这些起始信号STH、扫描方向切换信号CSH、反转扫描方向切换信号XCSH、频率信号CKH1及CKH2的波形分别与上述第1实施形态的起始信号STV、扫描方向切换信号CSV、反转扫描方向切换信号XCSV、频率信号CKV1及CKV2的波形相同。
接着参照图15，来说明第7实施形态的H驱动器的移位寄存器电路部的动作。在第7实施形态的H驱动器4中，从各段的逻辑合成电路部81至84，依序输出对应于上述第1实施形态的移位输出信号Dummy、Gate1至Gate3的H位准的移位输出信号Dummy、Drain1至Drain3。之后，此移位输出信号Dummy、Drain1至Drain3分别输入至所对应的水平开关3的晶体管NT171至NT174的栅极。借此，水平开关3的各段的晶体管NT171至NT173依序成为导通状态。因此，影像信号从视频信号线(Video)经由水平开关3的各段的晶体管NT171至NT173而依序输出至各段的漏极线。此第7实施形态的H驱动器的上述以外的动作与图2所示的上述第1实施形态的V驱动器5的动作相同。
在第7实施形态中，如上所述，响应于朝包含重设晶体管的预定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部所输出的输出信号，将使预定段的移位寄存器电路部的重设晶体管成为导通状态，借此，可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第1实施形态相同的效果。
(第8实施形态)接下来参照图16，来说明在此第8实施形态中，将本发明适用于包含有具备n通道晶体管的像素的有机电激发光显示装置的情形。
亦即，如图16所示，在第8实施形态中，在基板1b上形成显示部102。在此显示部102上以矩阵状配置有像素120，该像素120包含n通道晶体管121及122(以下称为晶体管121及122)、辅助电容123、阳极124、阴极125，以及包夹于阳极124与阴极125之间的有机电激发光组件126。在图16的显示部102中，显示1个像素的构成。此外，晶体管121的源极连接于晶体管122的栅极以及辅助电容123的一方电极，并且漏极连接于漏极线。此晶体管121的栅极连接于栅极线。此外，此晶体管122的源极连接于阳极124，并且漏极连接于电流供应线(未图示)。
此外，H驱动器4内部的电路构成与图15所示的第7实施形态的H驱动器4的电路构成相同。此外，V驱动器5内部的电路构成与图2所示的第1实施形态的V驱动器5的电路构成相同。第8实施形态的有机电激发光显示装置的除此之外部分的构成与图1所示的第1实施形态的液晶显示装置相同。
在第8实施形态中，通过上述的构成，在有机电激发光显示装置中可抑制影像信号在未意料到的时序中被输出至栅极线，并抑制移位输出信号在未意料到的时序被输出至漏极线等，因而可获得与上述第1及第7实施形态相同的效果。
(第9实施形态)接着参照图17，来说明在此第9实施形态中，将本发明适用于包含有具备p通道晶体管的像素的有机电激发光显示装置的情形。
亦即，如图17所示，在第9实施形态中，在基板1c上形成显示部102a。在此显示部102a上以矩阵状配置有像素120a，该像素120a包含p通道晶体管121a及122a(以下称为晶体管121a及122a)、辅助电容123a、阳极124a、阴极125a，以及包夹于阳极124a与阴极125a之间的有机电激发光组件126a。在图17的显示部102a中，表示出1个像素的构成。此外，晶体管121a的源极连接于漏极线，并且漏极连接于晶体管122a的栅极以及辅助电容123a的一方电极。晶体管121a的栅极连接于栅极线。此外，晶体管122a的源极连接于电流供应线(未图示)，并且漏极连接于阳极124a。
此外，V驱动器5a内部的电路构成与图5所示的第2实施形态的V驱动器5a的电路构成相同。第9实施形态的有机电激发光显示装置的除此之外部分的构成与图4所示的第2实施形态的液晶显示装置相同。
在第9实施形态中，通过上述的构成，在有机电激发光显示装置中可抑制移位输出信号在未意料到的时序中被输出至栅极线等，因而可获得与上述第2实施形态相同的效果。
此次所揭示的实施形态是仅为示例性，并不应视为具有限制涵义。本发明的范围并非由上述实施形态的说明所限定，而是由申请专利范围所界定，此外，在与申请专利范围为均等的涵义及范围内，包含所有的变更。
例如，在上述第1至第9实施形态中，显示出将本发明适用于液晶显示装置或有机电激发光显示装置的例子，但是本发明并不限定于此，也可适用于液晶显示装置及有机电激发光显示装置以外的显示装置。
此外，在上述第1至第7实施形态中，说明仅将本发明适用于V驱动器及H驱动器的一个例子，但是本发明并不限定在此，也可将本发明适用于V驱动器及H驱动器两者。
此外，在上述第7实施形态中，显示全部以n信道晶体管来构成本发明的H驱动器中所采用的晶体管的例子，但是本发明并不限定在此，也可全部以p通道晶体管来构成本发明的H驱动器所采用的晶体管。
此外，在采用n通道晶体管的第1、第3、第5、第7、第8实施形态中，均可通过n通道晶体管来构成所有的电容。此外，在采用p通道晶体管的第2、第4、第6、第9实施形态中，均可通过p通道晶体管来构成所有的电容。
此外，在上述第1至第9实施形态中，说明响应于朝包含重设晶体管的预定段的移位寄存器电路部的扫描方向为2段前的移位寄存器电路部的输出信号以及2段后的移位寄存器电路部的输出信号，使预定段的移位寄存器电路部的重设晶体管成为导通状态的构成，但是本发明并不限定在此，也可构成为响应于朝扫描方向为3段以上之前段的移位寄存器电路部的输出信号以及3段以上之后段的移位寄存器电路部的输出信号，使预定段的移位寄存器电路部的重设晶体管成为导通状态。
权利要求
1.一种显示装置，其特征为具备移位寄存器电路，该移位寄存器电路包含第1移位寄存器电路部，将第1移位信号予以输出；第2移位寄存器电路部，其配置于朝扫描方向的上述第1移位寄存器电路部的下一段，并且将第2移位信号予以输出；及逻辑合成电路部，其由以第1电位导通的第1导电型的多个晶体管构成，并输入上述第1移位信号及上述第2移位信号，同时对上述第1移位信号及上述第2移位信号进行逻辑合成，而将移位输出信号予以输出；上述第1移位寄存器电路部及上述第2移位寄存器电路部的至少一个包含重设晶体管，该重设晶体管响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将输出上述第1移位信号或上述第2移位信号的节点的电位重设成使上述逻辑合成电路部的晶体管为不导通的第2电位。
2.根据权利要求1所述的显示装置，其中，上述第1移位寄存器电路部及上述第2移位寄存器电路部都包含上述重设晶体管。
3.根据权利要求1所述的显示装置，其中，上述第1移位寄存器电路部及上述第2移位寄存器电路部的至少一个包含前段的第1电路部及后段的第2电路部；上述第2电路部包含连接于上述第2电位侧与输出上述第1移位信号或上述第2移位信号的节点之间、并且栅极连接于上述第1电路部的输出节点的第1导电型第1晶体管；上述重设晶体管具备响应于朝上述扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将上述第1电路部的输出节点重设成上述第1电位的功能；通过响应于通过上述重设晶体管将上述第1电路部的输出节点重设成上述第1电位，而使上述第1晶体管成为导通状态，而使上述第2电路部的输出上述第1移位信号或上述第2移位信号的节点重设成上述第2电位。
4.根据权利要求3所述的显示装置，其中，上述重设晶体管连接于上述第1电位侧与上述第1电路部的输出节点之间，并且栅极连接于用以输出朝扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号的节点。
5.根据权利要求4所述的显示装置，其中，上述移位寄存器电路具备朝第1扫描方向以及与上述第1扫描方向相反的第2扫描方向进行扫描的功能；连接于上述第1电位侧与上述第1电路部的输出节点之间的重设晶体管包含第1重设晶体管及第2重设晶体管；上述第1重设晶体管连接于上述第1电位侧、与包含上述第1重设晶体管的移位寄存器电路部的上述第1电路部的输出节点之间，并且栅极连接于用以输出朝上述第1扫描方向包含上述第1重设晶体管的移位寄存器电路部的2段以上之前段的移位寄存器电路部的输出信号的节点；上述第2重设晶体管连接于上述第1电位侧与包含上述第2重设晶体管的移位寄存器电路部的上述第1电路部的输出节点之间，并且栅极连接于用以输出朝上述第2扫描方向包含上述第2重设晶体管的移位寄存器电路部的2段以上之前段的移位寄存器电路部的输出信号的节点。
6.根据权利要求5所述的显示装置，其中，在朝上述第1扫描方向进行扫描时，对上述第2重设晶体管的栅极输入朝上述第1扫描方向包含上述第1重设晶体管及上述第2重设晶体管的移位寄存器电路部的2段以上的后段的移位寄存器电路部的输出信号；在朝上述第2扫描方向进行扫描时，对上述第1重设晶体管的栅极输入朝上述第2扫描方向包含上述第1重设晶体管及上述第2重设晶体管的移位寄存器电路部的2段以上的后段的移位寄存器电路部的输出信号。
7.根据权利要求5所述的显示装置，其中，上述第1重设晶体管及上述第2重设晶体管相互接连于源极/漏极的彼此对应一方及彼此对应另一方。
8.根据权利要求5所述的显示装置，其中，上述移位寄存器电路包含用以将扫描方向切换为上述第1扫描方向及上述第2扫描方向的扫描方向切换电路部。
9.根据权利要求1所述的显示装置，其中，上述逻辑合成电路部的晶体管包含第2晶体管，其源极/漏极的一方连接于用来供应切换成上述第1电位及上述第2电位的第1信号的第1信号线，并且于栅极输入上述第1移位信号；及第3晶体管，其源极/漏极的一方连接于上述第2晶体管的源极/漏极的另一方，并且在栅极输入上述第2移位信号；当上述第1移位信号及上述第2移位信号为上述第1电位时，上述第2晶体管及上述第3晶体管成为导通状态，并且从上述第1信号线将上述第1电位的上述第1信号供应至上述第2晶体管的源极/漏极的一方，借此，上述第1电位的上述移位输出信号即经由上述第2晶体管及上述第3晶体管输出；在上述第1移位信号从上述第1电位改变为上述第2电位时，将上述第2电位的上述第1信号从上述第1信号线供应至上述第2晶体管的源极/漏极的一方，借此，上述第2电位的上述移位输出信号即经由上述第2晶体管及上述第3晶体管输出。
10.根据权利要求9所述的显示装置，其中，在上述第1信号为上述第2电位的期间，上述移位输出信号强制保持于上述第2电位。
11.根据权利要求9所述的显示装置，其中，上述逻辑合成电路部包含在上述第1移位信号从上述第1电位改变为上述第2电位的后、用以将上述移位输出信号固定在上述第2电位的电位固定电路部。
12.根据权利要求9所述的显示装置，其中，上述第1移位寄存器电路部包含对漏极至少供应上述第1电位、并且栅极连接于输出上述第1移位信号的节点的第4晶体管；及连接于上述第4晶体管的栅极-源极间的第1电容；上述第2移位寄存器电路部包含对漏极至少供应上述第1电位、并且栅极连接于输出上述第2移位信号的节点的第5晶体管；及连接于上述第5晶体管的栅极-源极间的第2电容。
13.根据权利要求12所述的显示装置，其中，在上述第4晶体管的漏极连接有用以供应切换成上述第1电位及上述第2电位的上述第1信号的上述第1信号线，并且在栅极供应有第1频率信号；在上述第5晶体管的漏极连接有用以供应上述第1信号的上述第1信号线，并且在栅极供应有第2频率信号；上述第1信号分别在上述第1频率信号从上述第2电位变为上述第1电位之后，以及在上述第2频率信号从上述第2电位变为上述第1电位之后，从上述第2电位切换成上述第1电位。
14.根据权利要求12所述的显示装置，其中，在上述第4晶体管的漏极连接有用以供应切换成上述第1电位及上述第2电位的第2信号的第2信号线，并且在栅极供应有第1频率信号；在上述第5晶体管的漏极连接有用以供应切换成上述第1电位及上述第2电位的第3信号的第3信号线，并且在栅极供应有第2频率信号；上述第2信号分别在上述第1频率信号从上述第2电位变为上述第1电位之后，从上述第2电位切换成上述第1电位；上述第3信号分别在上述第2频率信号从上述第2电位变为上述第1电位之后，从上述第2电位切换成上述第1电位。
15.根据权利要求12所述的显示装置，其中，上述重设晶体管也具备响应于朝上述扫描方向距本身段2段以上之前段的移位寄存器电路部的输出信号，将上述第4晶体管或上述第5晶体管的源极电位重设成上述第2电位的功能。
16.根据权利要求1所述的显示装置，其中，上述移位寄存器电路适用于用以驱动栅极线的移位寄存器电路，及用以驱动漏极线的移位寄存器电路中的至少一个。
17.根据权利要求1所述的显示装置，其中，构成第1移位寄存器电路部、第2移位寄存器电路部及上述逻辑合成电路部的晶体管、以及上述重设晶体管具有第1导电型。
18.根据权利要求1所述的显示装置，其中，上述显示装置为液晶显示装置及电激发光显示装置中的任一个。
全文摘要
本发明提供一种可抑制信号在未意料到的时序中被输入至栅极线或漏极线的显示装置。在本发明的显示装置中，第1移位寄存器电路部及第2移位寄存器电路部的至少一个包含重设晶体管，该重设晶体管响应于朝扫描方向距本身段2段以上之前段的移位寄存器电路部所输出的输出信号，将输出第1移位信号或第2移位信号的节点电位重设成逻辑合成电路部的晶体管为不导通状态的第2电位。
文档编号G09G3/20GK1841452SQ20061005849
公开日2006年10月4日 申请日期2006年3月28日 优先权日2005年3月30日
发明者堀端浩行, 千田满 申请人:三洋爱普生映像元器件有限公司