显示控制设备的制作方法

专利名称：显示控制设备的制作方法
技术领域：
本发明涉及一种用于控制显示器的显示控制设备。
背景技术：
如有源矩阵液晶显示器等的显示器为公众所公知。显示控制设备用于控制显示器上的图像表示。图1是概略示出液晶显示器中使用的常规显示控制设备结构的框图。图2是图1中示出的显示控制设备的操作的时序图。图3是示出典型D触发器结构的电路图。以下将参考图1至3描述常规显示控制设备。
如图1中所示，显示控制设备具有移位寄存器1、数据保持组块4、DA转换器(DAC)5和放大电路(AMP)6。数据保持组块4包括数据寄存器2和数据锁存器3。
移位寄存器1具有串行连接的n(n是自然数)个D触发器。时钟信号被输入到每个D触发器。当将一个起始脉冲从外部输入到移位寄存器1时，通过D触发器，与时钟信号同步地将该脉冲串行移位。以下将该串行移位的脉冲称作“移位脉冲”。如图1中所示，将分别自n个D触发器输出的n个移位脉冲SCLK1至SCLK(n)提供给数据寄存器2。
如图2中所示，移位脉冲SCLK1至SCLK(n)被串行输出。以这种方式，移位寄存器1基于起始脉冲和时钟信号将移位脉冲SCLK1至SCLK(n)串行输出至数据寄存器2。
数据保持组块4除了自移位寄存器1输出的移位脉冲SCLK1至SCKL(n)之外，还接收分级数据(gradation data)和选通数据。分级数据是与在液晶显示器的液晶面板上显示的图像相对应的数字数据。如图2中所示，将对应于源输出S1的n个分级数据(0Ah、0Bh…)串行输入到数据保持组块4。
更具体地，数据保持组块4的数据寄存器2具有n个D触发器。该n个分级数据和移位脉冲SCLK1至SCLK(n)被分别输出到n个D触发器。
每个D触发器都具有如图3中所示的结构，并接收相应的移位脉冲作为时钟信号。如图2中所示，D触发器响应于各自移位脉冲SCLK1至SCLK(n)的下降沿，分别保持分级数据。即，数据寄存器2与移位脉冲SCLK1至SCLK(n)同步地接收各自的分级数据。应当注意，每个分级数据都是多位数据，且每个D触发器都具有与每个分级数据(未示出)相同的总线宽度。
数据保持组块4的数据锁存器3都具有n个D触发器。该n个D触发器分别连接到数据寄存器2的n个D触发器的输出。将选通信号输入至数据锁存器3的n个D触发器。每个D触发器被配置用于响应于选通数据的上升沿来接收数据。在由数据寄存器2保持了所有分级数据之后，产生选通数据，如图2中所示。响应于此，数据锁存器3同时地接收由数据寄存器2保持的所有分级数据。
DA转换器5从数据锁存器3接收所有分级数据。然后，基于参考电压，DA转换器5将各自的分级数据转换成相应的分级电压。DA转换器5将对应于各自分级数据的分级电压输出至放大电路6。放大电路6放大分级电压，以产生源输出7(输出电压S1至Sn)。然后，放电电路6将输出电压S1至Sn分别应用到液晶显示面板的各数据线。
近些年，对于液晶显示器中的较大数目分级的需求正在增长。在较大数目分级从6位增长到9位的情况下，例如，图1中示出的数据寄存器2、数据锁存器3和DA转换器5中的每一个在电路尺寸上增加了1.5倍。这导致显示控制设备的制造成本的增加。
而且，在测试数据保持组块4时，将各种分级数据写入到数据保持组块4中，然后分析自放大电路6输出的源输出7。在此，源输出7包括如上所述的多个输出电压S1至Sn，且制造变化性等会对输出电压S1至Sn产生影响。即使将相同的分级数据写入到数据寄存器2的所有D触发器，然而由于制造变化性等，模拟输出电压S1至Sn也不总是相互相等。因此，当分析自放大电路6的输出时，必须考虑制造变化性对输出电压S1至Sn的影响。
图4A概略地示出了源输出7的变化性实例。具体地，示出了对应于第m个分级、第(m+1)个分级和第(m+2)个分级的输出电压。由于制造变化性，对应于任意分级的每个输出电压都具有某种分布，且用于判断每个分级(每个输出电压)的判断电平都具有一定的宽度。在图4A中，在相邻分级的判断电平之间不存在重叠。
然而，在相邻分级的判断电平之间的差别由于分级数目的增加和工作电压的降低而变小。在图4B中，相邻分级的判断电平之间的差别小于输出电压变化性宽度，并由此在相邻分级的判断电平之间存在重叠。在这种情况下，难以确定相邻分级中的哪一个对应于输出电压。换句话说，难以通过基于输出电压对分级数据进行检验，来测试数据保持组块4。尤其，难以测试分级数据的低阶位。
图5示出了从放大电路6输出的一个输出电压的波形。如图5中所示，用于判断输出电压的判断电平的宽度小。从电功耗方面来看，期望的是增强放大电路6的驱动能力。因此，需要很多时间，用于基于从放大电路6输出的源输出7来测试数据保持组块4。
日本特开专利申请JP-P2004-301513公开了一种具有液晶驱动电路的半导体器件以及其测试方法。该液晶驱动电路具有数字功能单元、模拟功能单元和测试终端。数字功能单元和模拟功能单元功能上相互分开。将关于数字功能单元的测试结果在不通过模拟功能单元的情况下传输到测试终端，并将其输出到液晶驱动电路外部。

发明内容
本发明已经认识到以下方面。在上述常规显示控制设备中，D触发器提供于数据保持组块4中。图6示出了常规显示控制设备的布局。如图6中所示，对于一个源输出必须有一个焊垫(PAD)、一个放大电路(AMP)、一个DA转换器(DAC)和两个D触发器(DFF)。显示控制设备局部面积的增加导致其制造成本的增加。尤其，近些年，分级数目的增加导致显示控制设备局部面积的增加。需要一种能够降低布局面积的技术以降低制造成本。在此，其非常有效地使得布局图形的短边关于布局图形的长边尽可能地短。
在本发明的方面中，提供了一种用于控制显示器的显示控制设备。该显示控制设备提供有移位寄存器、数据保持组块和DA转换器。移位寄存器与时钟信号同步地串行产生n个移位脉冲(n是自然数)。将数据保持组块构成为保持对应于在显示器面板上显示的图像的数字数据的n个分级数据。DA转换器将n个分级数据分别转换成相应的分级电压。
数据保持组块具有n个第一锁存电路，将其构成为分别与n个移位脉冲同步地串行锁存n个分级数据；n个第二锁存电路，其分别提供于DA转换器和n个第一锁存电路之间。切断n个第一锁存电路和n个第二锁存电路之间的电连接，同时n个第一锁存电路分别接收n个分级数据。在n个第一锁存电路结束了锁存全部n个分级数据之后，将该n个分级数据自n个第一锁存电路通过n个第二锁存电路同时提供给DA转换器。
在根据本方面的显示控制设备中，如上所述，将锁存电路应用于数据保持组块中。结果，减少了显示控制设备电路布局面积，并由此可抑制其制造成本的增加。甚至当应用锁存电路时，在显示控制设备中也可实现与D触发器相同的功能。换句话说，根据本发明可以降低电路布局面积和显示控制设备的制造成本，同时能实现常规功能。


根据结合附图的以下描述，本发明的上述和其它方面、优点和特征将变得更加明显，附图中图1是示出常规显示控制设备结构的框图；图2是示出常规显示控制设备操作的时序图；图3是示出典型D触发器结构的电路图；图4A是示出常规显示控制设备源输出实例的概略图；图4B是示出常规显示控制设备源输出另一实例的概略图；图5是示出常规显示控制设备源输出(输出电压)的波形的图；图6是示出常规显示控制设备的局部的概略图；图7是示出根据本发明第一实施例显示控制设备结构的框图；图8是示出根据本发明第一实施例显示控制设备操作实例的时序图；图9是示出本发明中使用的锁存电路实例的电路图；图10是示出根据本发明第一实施例显示控制设备布局的概略图；图11是示出根据本发明第二实施例显示控制设备结构的框图；图12是示出根据本发明第二实施例显示器控制设别操作实例的时序图；图13是示出根据本发明第三实施例显示控制设备结构的框图；图14是示出根据本发明第三实施例操作实例的时序图；图15是示出输出电压和至根据本发明第三实施例的显示控制设备中DA转换器的输入数据之间关系的图；图16是示出根据本发明第三实施例显示控制设备源输出(输出电压)实例的图；图17是示出根据本发明第四实施例显示器控制设别结构的框图；图18是示出根据本发明第四实施例显示控制设备操作实例的时序图。
具体实施例方式
现在，在此参考示意性实施例描述本发明。本领域技术人员应当认识到，使用本发明的教导能够实现很多替换实施例，且本发明不限于用于说明性目的而举例说明的实施例。
以下将参考附图描述根据本发明的显示控制设备。该显示控制设备被安装在如有源矩阵液晶显示器等的显示器中。除了液晶显示器之外，该显示器还以有机EL显示器或等离子体显示器为例。显示控制设备控制用于显示图像的显示器面板，如液晶面板、有机EL面板或者等离子体显示器面板(PDP)。
第一实施例1-1.结构图7是示出根据本发明第一实施例的显示控制设备的结构的框图。该显示控制设备接收分级数据，该分级数据是与在显示器面板上显示的图像对应的数字数据。然后，显示控制设备产生与所接收的分级数据对应的输出电压S1至Sn(源输出7)，并将各自的输出电压S1至Sn输出至显示器面板的数据线。
更具体来说，显示控制设备具有移位寄存器1、数据保持组块104、DA转换器5和放大电路6，如图7中所示。数据保持组块104被配置用于保持分级数据，且其包括数据寄存器102和数据锁存器103。移位寄存器1连接到数据保持组块104的数据寄存器102。数据寄存器102连接到数据锁存器103。数据锁存器103连接到DA转换器5，即，其提供于数据寄存器102和DA转换器5之间。DA转换器5连接到放大电路6。放大电路6连接到显示器面板的数据线。
移位寄存器1具有n(n为自然数)个D触发器，该D触发器串行连接。将时钟信号输入到每个D触发器。当从外部将一个起始脉冲输入到移位寄存器1时，该通过D触发器与时钟信号同步地串行移位该脉冲。以下将该串行移位的脉冲称作“移位脉冲”。由此，该移位寄存器1与时钟信号同步地串行产生n个移位脉冲SCLK1至SCLK(n)。如图7中所示，将分别从n个D触发器输出的n个移位脉冲SCLK1至SCLK(n)提供给数据寄存器102。
除了自移位寄存器1输出的移位脉冲SCLK1至SCLK(n)之外，数据保持组块104还接收分级数据以及选通信号。更具体来说，数据保持组块104的数据寄存器102具有n个锁存电路(第一锁存电路)。将各自的分级数据和各自的移位脉冲SCLK1至SCLK(n)输入到各自的锁存电路。各自的锁存电路响应于各自移位脉冲SCLK1至SCLK(n)的下降沿，锁存各自的n个分级数据。然而，数据保持组块104的数据锁存器103还具有n个锁存电路(第二锁存电路)。该n个锁存电路被连接到数据寄存器102的上述n个锁存电路的各自输出。选通信号被输入到数据锁存器103的n个锁存电路。应当注意，每个分级数据都是多位数据，且每个锁存电路都具有与每个分级数据(未示出)相同的总线宽度。
例如，数据寄存器102和数据锁存器103的每个锁存电路都具有如图9中所示出的结构。如图9中所示，一个锁存电路具有定时的反相器，该反相器根据控制信号L和LB工作。控制信号L和LB分别是锁存信号LA的非反向信号和反向信号。当锁存信号LA是“0”时，锁存电路锁存自数据输入端子D输入的数据(数据锁存状态)。另一方面，当锁存信号LA是“1”时，通过数据输入端子D输入端输入的数据被从数据输出端子Q直接输出(数据通过状态)。
关于数据寄存器102，每个移位脉冲SCLK1至SCLK(n)都作为锁存信号LA输入到相应的锁存电路中。而且，将相应的分级数据输入到数据输入端子D。即，数据寄存器102的每个锁存电路都响应于相应移位脉冲的下降沿，锁存相应的分级数据。数据寄存器102的锁存电路的数据输出端子Q被连接到数据锁存器103的相应锁存电路的数据输入端子D。
关于数据锁存器103，选通信号作为锁存信号LA输入到锁存电路中。当选通信号为“1”时，在数据寄存器102和数据锁存器103之间建立了电连接。也就是说，数据锁存器103的每个锁存电路都响应于选通信号的上升沿，接收自数据寄存器102的相应锁存电路输出的分级数据。而且，数据锁存器103的每个锁存电路都响应于选通信号的下降沿，锁存所接收的分级数据。每个锁存电路的数据输出端子Q连接到DA转换器5。
DA转换器5包括多个DA转换器(DAC)，并接收来自于数据锁存器103的所有分级数据。然后，基于参考电压，DA转换器5将各分级数据转换成相应的分级电压。DA转换器5将对应于给各分级数据的分级电压输出至放大电路6。放大电路6放大分级电压，以产生源输出7(输出电压S1至Sn)。然后，放大电路6将输出电压S1至Sn应用到液晶面板的各自的数据线。
1-2.操作图8是示出根据本实施例的显示控制设备的工作实例的时序图。在激活了显示控制设备之后，将一个起始脉冲从外部输入至移位寄存器1。结果，移位寄存器1串行输出移位脉冲SCLK1至SCLK(n)。换句话说，基于起始脉冲和时钟信号，移位寄存器1将移位脉冲SCLK1至SCLK(n)分别串行输出至数据寄存器2的n个锁存电路。
同时，与时钟信号同步地将n个分级数据(1Ah、0Bh…)串行输入至数据保持组块104的数据寄存器102中。该n个分级数据是与各自的输出电压S1至Sn相关的数字数据。如上所述，在作为锁存信号LA的相应移位脉冲的下降沿时，数据寄存器102的每个锁存电路锁存并保持相应的那个分级数据。例如，当移位脉冲SCLK1从“1”改变为“0”时，被输入了移位脉冲SCLK1的锁存电路锁存分级数据(0Ah)，并且保持该数据。相似地，在移位脉冲SCLK2从“1”改变为“0”时，被输入了移位脉冲SCLK2的锁存电路锁存分级数据(0Bh)，并且保持该数据。以这种方式，数据寄存器102与移位脉冲SCLK1至SCLK(n)同步地串行锁存各自的分级数据。结果，与所有输出电压S1至Sn相关的n个分级数据通过数据寄存器102保持。
当数据寄存器102接收并保留分级数据时，将选通信号设置为“0”。在该周期期间，将数据锁存器103设置为数据锁存状态(而非数据通过状态)，且由此切断数据寄存器102和数据锁存器103之间的电连接。换句话说，存储在数据寄存器102中的分级数据不传输到数据锁存器103。在通过数据寄存器102锁存所有分级数据时，选通数据上升并从“1”变化为“0”，如图8中所示。响应于此，数据寄存器102和数据锁存器103相互电连接，且数据锁存器103同时地接收由数据寄存器102保持的所有分级数据。
经由数据锁存器103，将所有分级数据从数据寄存器102传输(提供)到DA转换器5。基于参考电压，DA转换器5分别将分级数据转换为分级电压。DA转换器5将对应于各自分级数据的分级电压输出到放大电路6。放大电路6放大分级电压以产生源输出7(输出电压S1至Sn)。然后，放大电路6将输出电压S1至Sn施加到各自的数据线。结果，在显示面板中开始一行图像的表示。之后，选通信号返回到“0”，并且数据锁存器103再次变成数据锁存状态。
1-3.效果如上所述，根据本实施例，在数据保持组块104中采用锁存电路，而不是常规D触发器。即使当采用锁存电路时，也能实现与常规技术中相同的功能和操作。在此应当注意，一个锁存电路是一个常规使用的D触发器尺寸的一半，可从图3与图9之间的比较来清楚看出。即，根据本实施例，降低了数据保持组块104的尺寸。
图10示出了根据本实施例的显示控制设备布局的实例。如图10中所示，对于一个源输出，需要有一个接点(PAD)、一个放大电路(AMP)、一个DA转换器(DAC)和两个锁存电路(Latch)。如自图6和图10之间的比较可清楚看出的，与常规技术相比较，根据本实施例显示控制设备的布局面积降低了。具体来说，沿着与布局的短边平行的方向设置图10中的两个锁存电路，并因此，在平行于短边的方向上减少了布局面积。沿着短边的布局面积的降低对于制造成本的降低尤其有效。
根据本实施例的显示控制设备，如上所述，可降低电路布局面积。结果，可降低显示控制设备的制造成本。即，可以降低电路布局面积以及制造成本，同时能实现与常规技术中相同的功能和操作。尤其，近些年分级数目的增加易于导致显示控制设备电路布局面积的增加。根据本实施例，可抑制电路布局面积和制造成本的增加。
第二实施例2-1.结构图11是示出根据本发明第二实施例的显示控制设备结构的框图。对于与第一实施例中描述的那些相同的部件给出相同的参考数字，且将省略重复的描述。
根据本实施例的显示控制设备具有数据保持组块204，而不是第一实施例中示出的数据保持组块104。与第一实施例中相同，数据保持组块204也包括数据寄存器102和数据锁存器103。即，数据寄存器102具有分别与n个分级数据(n个源输出S1至Sn)相关联的n个锁存电路。而且，数据锁存器103具有分别与n个分级数据(n个源输出S1至Sn)相关联的n个锁存电路。
应当注意，图11详细示出了用于锁存一个分级数据的一个锁存电路(图7中示出的一个锁存器)的内部。换句话说，详细示出了与一个分级数据的各个位相关联的多个锁存电路。以下，我们考虑将6位分级数据作为实例的情况。在这种情况下，6位分级数据SD1
至SD1[5]被从数据锁存器103输出到一个DA转换器(DAC)。该一个DA转换器将该6位分级数据SD1
至SD1[5]转换成相应的分级电压，且通过一个放大电路(AMP)放大该分级电压以成为输出电压S1。相似地，接收6位分级数据SDn
至SDn[5]的DA转换器(DAC)产生与其对应的分级电压，且通过一个放大电路(AMP)放大分级电压以成为输出电压Sn。
在本实施例中，数据保持组块204提供有n个OR电路。将n个OR电路分别提供给数据寄存器102的n个锁存电路。尤其，将每个OR电路的输出端子连接到相应锁存电路的锁存信号输入端子。n个OR电路的各输入端子的输入分别是移位脉冲SCLK1至SCLK(n)。此外，将测试时钟信号输入到n个OR电路的输入端子。换句话说，每个OR电路都接收测试时钟信号以及任一个移位脉冲SCLK1至SCLK(n)，并将逻辑OR操作的结果作为锁存信号LA输出到相应的锁存电路。当将测试时钟信号固定为“0”时，将移位脉冲SCLK1至SCLK(n)中的每一个都作为锁存信号LA提供给相同的锁存电路。另一方面，当所有移位脉冲都固定为“0”时，将测试时钟信号作为锁存信号LA提供给锁存电路。
而且，根据本实施例的数据保持组块204都提供有开关电路(SW)11。该开关电路11连接到数据寄存器102的锁存电路的数据输入端子D。在这种情况下，通过开关电路11将分级数据提供给数据寄存器102各自的锁存电路。如果开关电路11关闭，则部将分级数据提供给数据寄存器102。
而且，根据本实施例的数据保持组块204提供有包括多个开关的开关电路(SW)12。在图11中，开关电路12中的最左侧开关连接在接地端子和数据寄存器102中最左侧锁存电路的数据输入端子D之间。与开关电路中最左侧开关相邻的第二个开关连接在数据锁存器103中最左侧锁存电路的数据输出端子Q和与数据寄存器102中最左侧锁存电路相邻的第二锁存电路的数据输入端子D之间。相似地，开关电路12中的第j个(j是从2至n的整数)开关连接在数据锁存器103中第(j-1)个锁存电路的数据输出端子Q和数据寄存器102中第j个锁存电路的数据输入端子D之间。因此，当开关电路12打开时，在数据寄存器102中的锁存电路和在数据锁存器103中的锁存电路串行地交替连接。如稍后所述，这种连接形成了“一个移位寄存器”。在数据锁存器103中最右侧锁存电路的数据输出端子Q、即“一个移位寄存器0”输出连接到测试输出端子。
2-2.操作在正常操作模式中，不将测试时钟信号输入到数据保持组块204中。即，将测试时钟信号固定为“0”。因此，将移位脉冲SCLK1至SCLK(n)分别提供给数据寄存器102中相应的锁存电路。而且，在正常操作模式中，开关电路11打开，同时开关电路12关闭。在这种情况下，数据保持组块204的结构与第一实施例中的相类似。因此，可进行与第一实施例中相同的操作(见图8)。
在测试模式中，可进行数据保持组块204的测试。在测试模式中，通过数据寄存器102首先保持与源输出7相关的所有分级数据。之后，开关电路11关闭，同时开关电路12。在这种情况下，不将新的分级数据提供到数据寄存器102，这是由于开关电路11是关闭的。另一方面，由于开关电路12是打开的，因此在数据寄存器102中的锁存电路和在数据锁存器103中的锁存电路交替地串行连接。在测试模式中，数据寄存器102的每个锁存电路都与测试时钟信号同步地执行锁存操作。数据锁存器103的每个锁存电路都与选通信号同步地执行锁存操作。
图12是示出测试模式时显示控制设备操作实例的时序图。如图12中所示，首先输入选通信号的一个脉冲。既，选通信号从“0”改变为“1”，并然后从“1”改变为“0”。根据选通信号的上升沿，数据寄存器102中的锁存电路的数据输出端子Q分别电连接到在数据锁存器103中的锁存电路数据输入端子D。结果，分级数据从数据寄存器102传输到数据锁存器103。因此，一位分级数据SDn[5]从测试输出端子输出。之后，数据锁存器103中的锁存电路根据选通信号的下降沿分别锁存所接收的分级数据。
接下来，输入测试时钟信号的一个脉冲。即，测试时钟信号从“0”改变为“1”，且之后从“1”改变为“0”。根据测试时钟信号的上升沿，在数据锁存器103中每个锁存电路的数据输出端子Q电连接到数据寄存器102中下一级(右侧)锁存电路的数据输入端子D。结果，将分级数据从数据锁存器103传输到数据寄存器102。此时，将由数据锁存器103中的每个锁存电路保持的分级数据位传输到数据寄存器102中的下一级(右侧)锁存电路。之后，数据寄存器102中的锁存电路分别根据测试时钟信号的下降沿锁存所接收的分级数据。
接下来，再次输入一个选通数据脉冲。结果，将分级数据从数据寄存器102传输到数据锁存器103。同时，测试时钟信号和选通信号以相似的方式交替输入，如图12中所示。结果，由数据寄存器102保持的分级数据通过测试输出端子一位一位地输出到外部。以这种方式，数据寄存器102的锁存电路和数据锁存器103的锁存电路构成了一个测试模式的移位寄存器，其根据选通信号和测试模式的测试时钟信号工作。
2-3.效果根据图1中示出的常规技术，在数据保持组块4的测试中，将各种分级数据写入到数据保持组块4中，之后分析自放大电路6输出的源输出7。源输出7包括如上所述的多个输出电压S1至Sn，且制造变化等影响输出电压S1至Sn。即使将相同的分级数据写入到数据寄存器2的所有D触发器中，但是由于制造变化等，模拟输出电压S1至Sn也不总是相互相等。然而，如图4B中所示，相邻分级的判断电平之间的差别变小，这是由于分级数目的增加和工作电压的降低。在这种情况下，难以通过检验分级数据基于输出电压S1至Sn测试数据保持组块4。
然而，根据本实施例，数据寄存器102的锁存电路和数据锁存器103的锁存电路构成一个测试模式的移位寄存器。在数据寄存器102中存储的分级数据从测试输出端子一位一位地串行输出。也就是说，可以基于分级数据自身取代源输出7用计数法进行数据保持组块204的测试。因此，更容易进行数据保持组块204的测试，与第一实施例相比较这是又一效果。这还有助于降低显示控制设备的制造成本。应当注意，使用测试模式的数据寄存器102和数据错存器103。因此，可以说，在数据寄存器102和数据锁存器103中的所有锁存电路都同时被测试。
第三实施例3-1.结构图13是示出根据本发明第三实施例显示控制设备结构的框图。对于在以下实施例中描述的那些相同的部件给出相同的参考数字。且可适当省略重复描述。
根据本发明的显示控制设备提供有代替第一实施例中示出的数据保持组块104的数据保持组块304。数据保持组块304具有与第二实施例中示出的数据保持组块204相同的结构。即，数据保持组块304包括数据寄存器102、数据锁存器103、OR电路、开关电路11和12。应当注意，图13详细示出了一个锁存电路(图7中示出的一个锁存器)的内部，用于锁存与输出电压S1有关的一个分级数据。以下，我们考虑将6位分级数据的情况作为实例。
数据寄存102具有分别与n个分级数据(n个源输出S1至Sn)相关的n个锁存电路。而且，数据锁存器103具有分别与n个分级数据(n个源输出S1至Sn)相关的n个锁存电路。开关电路11连接到数据寄存器102的锁存电路的数据输入端子D。当开关电路12打开时，数据寄存器102中的锁存电路和数据锁存器103中的锁存电路交替串行连接以形成一个移位寄存器。在本实施例中，图中示出的数据锁存器103中最右侧锁存电路的数据输出端子Q、即一个移位寄存器的输出不连接到上述测试输出端子而是连接到DA转换器5。
而且，根据本实施例的显示控制设备提供有提供于数据保持组块304和DA转换器5之间的开关电路(SW)13和开关电路(SW)14。数据锁存器103的锁存电路数据输出端子Q通过开关电路13连接到DA转换器5。当开关电路13关闭时，基本切断在数据锁存器103和DA转换器5之间的电连接。仅在图13中示出的数据锁存器103中的最右侧锁存电路的数据输出端子Q、即测试模式的一个移位寄存器的输出端子总是电连接到DA转换器5。开关电路14提供于接地端子和DA转换器5的输入端子之间。当开关电路14打开时，除了用于接收自测试模式的一个移位寄存器的输出信号的输入端子之外的DA转换器5的输入端子连接到地。
3-2.操作在正常操作模式中，测试时钟信号不输入到数据保持组块304。即，将测试时钟信号固定为“0”。因此，移位脉冲SCLK1至SCLK(n)分别提供给数据寄存器102中相应的锁存电路。而且，在正常操作模式中，开关电路11打开，同时开关电路12关闭。在这种情况下，数据保持组块304的结构与第一实施例中的相似。而且，开关电路13打开，同时开关电路14关闭。因此，可进行与第一实施例中相同的操作(见图8)。
在测试模式中，进行数据保持组块304的测试。在测试模式中，首先由数据寄存器102保持与源输出7相关的所有分级数据。之后，开关电路11关闭，同时开关电路12打开。在这种情况下，不将新的分级数据提供到数据寄存器102，这是由于开关电路11是关闭的。另一方面，由于开关电路12是打开的，因此在数据寄存器102中的锁存电路和在数据锁存器103中的锁存电路交替串行连接，以构成一个移位寄存器。而且，在测试模式中，开关电路13关闭，同时开关电路14打开。因此，将一个移位寄存器的输出输入到DA转换器5。在测试模式中，数据寄存器102的每个锁存电路与测试时钟信号同步地执行锁存操作。数据锁存器103的每个锁存电路与选通信号同步地执行锁存操作。
图14是示出测试模式时间中显示控制设备操作实例的时序图。如图14中所示，一个选通信号脉冲首先输入。即，选通信号从“0”改变为“1”，且之后从“1”改变为“0”。响应于此，将分级数据从数据寄存器102传输到数据锁存器103，与在第二实施例中相同。结果，将分级数据位[5]从数据锁存器103中最右侧锁存电路输出并输入到一个DA转换器5(DAC)。输入到一个DA转换器5(DAC)的其它位是对应于地电势的“0”。因此，输入到一个DA转换器5的6位数字数据是“[5]00000”。在分级数据的位[5]是“1”的情况下，将6位数字数据“100000”输入到一个DA转换器5中。另一方面，当分级数据位[5]是“0”时，将6位分级数据“000000”输入到一个DA转换器5中。DA转换器5将所接收的数据转换成相应的分级电压。通过放大电路6将所产生的分级电压放大，之后作为输出电压将其输出(图中的输出电压S1)。
接下来，输入一个测试时钟信号脉冲。即，测试时钟信号从“0”改变为“1”，之后从“1”改变为“0”。响应于此，将由数据锁存器103中的每个锁存电路保持的分级数据位传输到数据寄存器102中的下一级(右侧)锁存电路。随后，在此输入一个选通信号脉冲。结果，将分级数据从数据寄存器102传输到数据锁存器103。此时，将分级数据位[4]从数据锁存器103中的最右侧锁存电路输出并将其输入到一个DA转换器5中。换句话说，输入到一个DA转换器5的6位数字数据是“[4]00000”。
之后，以相似的方式交替输入测试时钟信号和选通信号，如图14中所示。结果，由数据寄存器102保持的分级数据一位一位地串行输出到一个DA转换器5。输入到一个DA转换器5的每个数字数据是“100000”或者“000000”。DA转换器5将所接收的数字数据转换成相应的分级电压。所产生的分级电压通过放大电路6放大，且之后将其作为输出电压输出。
根据本实施例，如上所述，输入至DA转换器5的6位数字数据是“100000”和“000000”中的任一个。换句话说，数字数据的高位比特是一个移位寄存器(数据保持组块204)的输出，同时数字数据的低位比特固定为预定值(“0”)。
3-3.效果图15是示出输出电压和输入到DA转换器的数字数据之间关系的图。如上所述，输入到DA转换器5的数字数据是“100000”或者“000000”中的任一个。因此，输出电压成为两个值中的任一个。两个输出电压之间的差别是电源电压的一半。因此，基于输出电压容易识别数字数据。换句话说，容易识别由数据保持组块304保持的每一位分级数据。也就是说，基于输出电压容易测试由数据保持组块304保持的分级数据。与第一实施例相比这是另一效果。
图16示出了从放大电路6输出的输出电压(源极电压)的时间变化实例。如图16中所示，由于两个输出电压之间的差别是电源电压的一半，因此与常规技术相比可以将判断电平设置得较宽。因此，不必增强放大电路6的驱动能力，这能抑制功耗。可以在短时间周期内判断输出电压而不增加放大电路6的驱动能力。以这种方式，可以在测试模式中容易且快速地判断由数据保持组块304保持的分级数据。
而且，根据本实施例，不必提供测试专用输出端子。通过将至DA转换器5的数字数据输入低位比特设置成预定值，可以基于源输出7精确测试数据保持组块304，这是另一个效果。
应当注意，开关电路14的结构不限于开关电路14连接到地的上述结构。例如，开关电路14可连接到电源。在这种情况下，输入到DA转换器5的6位数字数据是“111111”或“011111”中的任一个。即使在这种情况下，也可获得相同的效果。可选地，图13中示出的数据锁存器103中的最右侧锁存电路的数据输出端子Q可连接到一个DA转换器5的所有输入端子。在这种情况下，输入到DA转换器5的6位数字数据是“111111”或“000000”中的任一个。在这种情况下，自放大电路6输出的两个输出电压之间的差别取等于电源电压的最大值，且由此进一步提高了可测试性。
4.第四实施例图17是示出根据本发明第四实施例显示控制设备结构的框图。图18是示出在测试模式时间中显示控制设备操作实例的时序图。对于与前述实施例中描述的相同部件给出相同的参考数字，且适当省略重复描述。
根据本实施例的结构的操作基本上与前述第三实施例中的那些相似。在前述第三实施例中，自数据锁存器103提供输入到测试模式的DA转换器5中的数字数据的一个高位比特。在本实施例中，自数据锁存器103同时提供输入到测试模式的DA转换器5中的数字数据的两个高位比特，如图17和18中所示。因此，自放大电路6输出的输出电压可以取四个不同的值。通过测试每两位，与第三实施例相比，可以将判断次数减少至一半。相似地，可自测试模式的数据锁存器103同时提供多于两个的高位比特。在这种情况下，可进一步降低判断次数。
根据本实施例，可获得与第三实施例中相同的效果。而且，可以减少测试模式的分级数据(输出电压)的判断次数。
明显的是，本发明不限于上述实施例，且可对其进行修改和变化而不超出本发明的范围和精神。
权利要求
1.一种显示控制设备，包括移位寄存器，将其构成为与时钟信号同步地串行产生n个移位脉冲(n是自然数)；数据保持组块，将其构成为保持n个分级数据，该分级数据是与在显示面板上显示的图像相对应的数字数据；和DA转换器，将其构成为将所述n个分级数据分别转换成相应的分级电压，其中所述数据保持组块具有n个第一锁存电路，将其分别构成为与所述n个移位脉冲同步地串行锁存所述n个分级数据；和n个第二锁存电路，将其分别提供在所述DA转换器和所述n个第一锁存电路之间，其中所述n个第一锁存电路和所述n个第二锁存电路之间的电连接被切断，同时所述n个第一锁存电路分别接收所述n个分级数据，和在所述n个第一锁存电路完成锁存全部所述n个分级数据之后，自所述n个第一锁存电路通过所述n个第二锁存电路将所述n个分级数据同步提供到所述DA转换器。
2.如权利要求1的显示控制设备，其中锁存了相同的那个所述n个分级数据的所述n个第一锁存电路中的一个和所述n个第二锁存电路中的一个沿着与显示控制设备的短边平行的方向设置。
3.如权利要求1的显示控制设备，其中在测试模式中，所述n个第一锁存电路和所述n个第二锁存电路交替串行连接，以形成一个移位寄存器。
4.如权利要求3的显示控制设备，其中所述数据保持组块进一步具有第一开关电路；和第二开关电路，其中，在所述第一开关打开且所述第二开关关闭的条件下，所述n个分级数据分别通过所述第一开关电路提供到所述n个第一锁存电路，其中在所述测试模式中，所述第一开关电路关闭，且所述第二开关电路打开，以使得所述n个第一锁存电路和所述n个第二锁存电路交替串行连接，以形成所述一个移位寄存器。
5.如权利要求3的显示控制设备，其中将每个所述n个第一锁存电路构成为与测试时钟信号同步地执行锁存操作，同时将每个所述n个第二锁存电路构成为与选通信号同步地执行锁存操作，其中在所述测试模式中，所述测试时钟信号和所述选通信号交替输入。
6.如权利要求5的显示控制设备，其中在所述测试模式中，所述n个分级数据通过测试输出端子自所述一个移位寄存器一位一位地输出至外部。
7.如权利要求5的显示控制设备，其中在所述测试模式中，所述n个分级数据自所述一个移位寄存器一位一位地串行输出至所述DA转换器。
8.如权利要求7的显示控制设备，其中在所述测试模式中，输入至所述DA转换器的数字数据的高位比特是所述一个移位寄存器的所述输出，且所述数字数据的低位比特固定为预定值。
全文摘要
一种显示控制设备，具有移位寄存器(1)，串行产生n移位脉冲(SCLK1至SCLK(n))；数据保持组块(104)，构成为保持n个分级数据；以及DA转换器(5)，用于将n个分级数据转换成相应的分级电压。数据保持组块(104)包括n个第一锁存电路(102)，其分别构成为与n个第一移位脉冲(SCLK1至SCLK(n))同步地串行锁存n个分级数据；和n个第二锁存电路(103)，将其提供于DA转换器(5)和第一锁存电路(102)之间。切断第一锁存电路(102)和第二锁存电路(103)之间的电连接，同时第一锁存电路(102)接收n个分级数据。在第一锁存电路(102)完成锁存所有分级数据之后，自第一锁存电路(102)通过第二锁存电路(103)将n个分级数据串行提供给DA转换器(5)。
文档编号G09G3/00GK101013552SQ200710001409
公开日2007年8月8日 申请日期2007年1月5日 优先权日2006年1月5日
发明者远藤慎司, 土井隆行 申请人:恩益禧电子股份有限公司