显示设备和电子设备的制作方法

专利名称：显示设备和电子设备的制作方法
技术领域：
本发明涉及液晶显示设备或其它有源矩阵型显示设备、和使用该设备的 电子设备。
背景技术：
近年来，移动电话、PDA(个人数字助理)、和其它便携式终端以惊人的 速度扩展。作为这些便携式终端迅速扩散的因素之一，可以提及安装成它们 的输出显示器的液晶显示设备。理由是液晶显示设备具有原理上它们不需要 电力驱动的特征，因此是低功耗显示设备。近年来，在使用多晶硅TFT (薄膜晶体管)作为像素开关元件的有源矩 阵型显示设备中，趋势是在与像素排列成矩阵的显示区相同的基底上整体形 成数字接口驱动电路。在这样的整体驱动电路型显示设备中，水平驱动系统和垂直驱动系统排 列在有效显示部分的外围(框架)上。这些驱动系统通过使用低温多晶硅TFT 与像素区 一起在相同基底上整体形成。

图1是示出一般整体驱动电路型显示设备的示意性配置的示意图(参见， 例如，专利文件l)。如图1所示的这种液晶显示设备由透明绝缘基底，例如，玻璃基底l形 成，在玻璃基底1上集成了含有包括排列成矩阵的液晶单元的多个像素的有 效显示部分2、在图1中排列在有效显示部分2上面和下面的一对水平驱动 电路(H驱动器)3U和3D、在图1中排列在有效显示部分2侧部的垂直驱动 电路(V驱动器)4、生成多个参考电压的参考电压生成电路(REF. DRV) 5、 和数据处理电路(DATAPRC) 6。这样，图1的整体驱动电路型显示设备含有排列在有效像素部分2两侧 (在图1中，上面和下面)的水平驱动电路3U和3D。这是为了分开驱动划 分成奇数线和偶数线的数据线。图2是示出分开驱动奇数线和偶数线的水平驱动电路3U和3D的配置例子的方块图。
如图2所示，驱动奇数线的水平驱动电路3U和驱动偶数线的水平驱动电 路3D具有相同配置。
具体地说，它们含有与水平传送时钟脉冲HCK (未示出)同步地从传送 级依次输出移位脉冲(取样脉冲)的移位寄存器(HSR)群3HSRU和SHSRD、 通过取样移位寄存器31U和31D给出的脉冲依次取样和锁存数字图像数据的 取样和锁存电^各群3SMPLU和3SMPLD、用于线性排序取样和锁存电路33U和 33D的锁存数据的线性排序锁存电路群3LTCU和3LTCD、和用于将在线性排序 锁存电路33U和33D上线性排序的数字图像数据转换成模拟图像信号的数字/ 模拟转换电路(DAC )群3DACU和3DACD。
请注意，通常，在DAC 34U和DAC 34D的输入级上，排列着电平移位电 路、和将电平上升数据输入DAC 34中。
专利文件1:日本专利公布(A)第2002 - 175033号

发明内容
本发明要解决的问题
但是，在如上所述的图2的水平驱动电路中， 一组包括取样和锁存电路 32、线性排序锁存电路33、和DAC34，和每条数据线需要一组，因此，在布 局方面允许的横向宽度小。由于这个原因，缩小间距是困难的。并且，所需 电路的数量大，因此，存在框架变大和功耗大的缺点。
在图2的水平驱动电路的情况下，需要取样串行-并行转换R (红色)、G (绿色)、和B (蓝色)数据的三个取样和锁存电路。但是，难以通过这种手 段对付使间距变窄和使框架变窄的需要。
为了克服这个问题，可以考虑所谓沿着垂直方向扩展布局。但是，通过 这种手段使布局区陡然增大和难以实现框架变窄。
本发明提供了一种能够使间距变窄、能够实现框架变窄、和能够进一步 降低功耗的显示设备、和使用该设备的电子设备。
解决这些问题的手段
为了达到上述目的，本发明第一方面的显示设备含有显示部分，含有排 列成矩阵的像素；垂直驱动电路，用于以行为单位选择显示部分的像素；和 水平驱动电路，用于接收第一、第二、和第三数字图像数据作为输入，将数字图像数据转换成模拟图像信号，和将信号提供给由垂直驱动电路选择的一 行的像素与之连接的数据线，其中，水平驱动电路包括第一锁存系统，包括 取样和锁存第 一数字图像数据的第 一取样和锁存电路、取样和锁存第二数字 图像数据的第二取样和锁存电路、和再次锁存第 一和第二取样和锁存电路的锁存数据的第一锁存电路；第二锁存系统，包括取样和锁存第三数字图像数据的第三取样和锁存电路；数字-模拟转换电路(DAC)，用于在一个水平周期 内将第一锁存系统和第二锁存系统锁存的第一、第二、和第三数字图像数据 转换成模拟数据；和线路选择器，用于以时分方式在预定周期内选^^奪由DAC 转换成模拟数据的第一、第二、和第三模拟图像数据，和将这些模拟图像数 据输出到数据线。最好，第 一锁存系统含有锁存由第 一锁存电路锁存的数据的第二锁存电 路，第二锁存系统含有再次锁存由第三取样和锁存电路锁存的数据的第三锁 存电路，和该设备进一步含有有选择地将由第二锁存电路和第三锁存电路锁 存的数字图像数据输出到DAC的选择开关。最好，在水平驱动电路中，第一和第二取样和锁存电路级联连接，水平 驱动电路包括相对于第二取样和锁存电路的输出端级联连接的第一锁存电路 和第二锁存电路，和第一和第二取样和锁存电路通过相同取样脉沖存储第一 数字图像数据和第二数字图像数据，通过第 一锁存电路将第二取样和锁存电 路的第二#1字图像数据传送到第二锁存电路，和接着通过第二取样和锁存电 路将第 一取样和锁存电路的第 一数字图像数据传送到第二锁存电路。最好，第三数字图像数据是在三个数字图像数据之间具有中间波长频带的数据。本发明的第二方面是含有显示设备的电子设备，其中，显示设备含有显 示部分，含有排列成矩阵的像素；垂直驱动电路，用于以行为单位选择显示 部分的像素；和水平驱动电路，用于接收第一、第二、和第三数字图像数据 作为输入，将数字图像数据转换成模拟图像信号，和将信号提供给垂直驱动 电路选择的一行的像素与之连接的数据线，其中，水平驱动电路包括第一锁 存系统，包括取样和锁存第一数字图像数据的第一取样和锁存电路、取样和 锁存第二数字图像数据的第二取样和锁存电路、和再次锁存第一和第二取样和锁存电路的锁存数据的第一锁存电路；第二锁存系统，包括取样和锁存第 三数字图像数据的第三取样和锁存电路；数字-模拟转换电路(DAC)，用于在一个水平周期内将由第一锁存系统和第二锁存系统锁存的第一、第二、和第三数字图像数据转换成模拟数据；和线路选择器，用于以时分方式在预定周 期内选择DAC转换成模拟数据的第一、第二、和第三模拟图像数据，和将这 些模拟图像数据输出到数据线。 本发明的效果按照本发明，可以实现具有窄框架和具有低功耗的能够管理更高清晰度 的整体驱动电路型显示设备。附图简述图1是示意性地示出一般整体驱动电路型显示设备的配置的示意图； 图2是示出分开驱动奇数线和偶数线的图1的水平驱动电路和的配置例 子的方块图。图3是示出按照本发明第一实施例的整体驱动电路型显示设备的布局配 置的示意图；图4是示出按照本发明第一实施例的整体驱动电路型显示设备的电路功 能的系统方块图；图5是示出液晶显示设备的有效显示部分的配置例子的电路图；图6是示出本实施例的第一和第二水平驱动电路的基本配置例子的方块图；图7是示出按照第二实施例的水平驱动电路的第一锁存系统的具体配置 的电路图；图8是示出按照第二实施例的水平驱动电路的第二锁存系统的具体配置 的电路图；图9是示出当通过QVGA实现图3和图4的设备时，现有系统和本发明的 系统的增大/减小方向框架尺寸和可能更高清晰度区域的关系的示意图；图10是示出按照本发明第三实施例的整体驱动电路型显示设备的布局 配置的示意图；图11是示出按照本发明第三实施例的整体驱动电路型显示设备的电路 功能的系统方块图；和图12是示意性地示出作为按照本发明实施例的移动终端设备的移动电 话的配置的外表的示意图。标号说明10, 10A...液晶显示设备；ll...玻璃基底；12...有效显示部分；13... 水平驱动电路；13U...第一水平驱动电路；13D...第二水平驱动电if各； 13SMPL...取样和锁存电路群；131..,第一取样和锁存电路；132...第二取样 和锁存电路；133...第三取样和锁存电路；134...第一锁存电路；135...第 二锁存电路；136...第三锁存电路；137...第一锁存系统；138...第二锁存 系统；130SEL...锁存输出选择开关；13DAC...数字-模拟转换电路；13ABUD. . 模拟緩冲器；13LSEL...线路选择器；14...垂直驱动电路；15...数据处理电 ;洛；16...供电电路；17...接口电路；和18...定时信号发生器。
具体实施方式
下面参照附图详细说明本发明的实施例。 <第一实施例>图3和图4是示意性地示出按照本发明第一实施例的整体驱动电路型显 示设备的配置例子的配置图，其中，图3是示出按照第一实施例的整体驱动 电路型显示设备的布局配置的图形，和图4是示出按照本发明第一实施例的 整体驱动电路型显示设备的电路功能的系统方块图。这里，例如，通过将本发明应用于使用液晶单元作为像素的电光元件的 有源矩阵型液晶显示设备的情况作为 一个例子给出说明。如图3所示的这种液晶显示设备10由透明绝缘基底，例如，玻璃基底 11形成，在玻璃基底11上集成了含有包括排列成矩阵的液晶单元的多个像 素的有效显示部分(ACDSP) 12、在图3中排列在有效显示部分12上面和下 面的一对第一和第二水平驱动电路(H驱动器，HDRV) 13U和13D、在图3中 排列在有效显示部分12侧部的垂直驱动电路(V驱动器，VDRV) 14、数据处 理电路(DATAPRC) 15、由DC-DC转换器形成的供电电路(DC-DC) 16、 4矣 口电路U/F) 17、定时信号发生器(TG) 18、和将多个驱动参考电压提供给 水平驱动电路13U、 13D等的参考电压驱动电路(REFDRV) 19等。并且，用于数据等的输入板20在玻璃基底11的第二水平驱动电路13D 的布置位置附近的边缘部分中形成。玻璃基底11由含有多个像素电路的第一基底、和安排成以预定间隙面对 第一基底的第二基底构成，该像素电路包括排列成矩阵的有源元件(例如，晶体管)。并且，将液晶密封在第一和第二基底之间。
在绝缘基底上形成的电路群通过低温多晶硅TFT工艺形成。也就是说， 在这种整体驱动电路型显示设备IO中，水平驱动系统和垂直驱动系统排列在 有效显示部分12的外围(框架)上。这些驱动系统通过使用多晶硅TFT与像 素区域部分一起在相同基底上整体形成。
本实施例的整体驱动电路型显示设备10在有效像素部分12的两侧(在 图3中，上面和下面)排列着两个水平驱动电路13U和13D。这种排列有助 于将数据线划分成奇数线和偶数线的同时驱动这些数据线。
两个水平驱动电路13U和13D使用RGB选择方案通过将三个数字数据存 储在取样和锁存电路中，由公共数字-模拟转换电路在一个水平周期(H)内 进行对模拟数据的转换处理三次，以时分方式在该水平周期内选择三个模拟 数据，和将它们输出到数据线(信号线)。
在本实施例中，在三个数字图像数据R、 G、和B当中，将数字R数据作 为第一数字数据来说明，将数字B数据作为第二数字数据来说明，和将数字 G数据作为第三数字数据来说明。
下面依次说明本实施例的液晶显示设备10的部件的配置和功能。
在有效显示部分12中，以矩阵形式排列着包括液晶单元的多个像素。
然后，以矩阵形式布置有效显示部分12、由水平驱动电路13U和13D驱 动的数据线和垂直扫描线、和垂直驱动电路14。
图5是示出有效显示部分12的具体配置例子的图形。
这里，为了简化附图起见，采用将由三行(第n-l行到第n+l行)和四 列(第m-2列到第m+l列)形成的像素阵列的情况并作为一个例子显示。
在图5中，在显示部分12中，以矩阵形式布置垂直扫描线...，121n-l， 121n, 121n+l,...，和lt据线...，122m-2， 122m-1， 122m， 122m+l，...， 和在这些线的交叉部分上排列着单位像素123。
每个单位像素123由作为像素晶体管的薄膜晶体管TFT、液晶单元LC、 和存储电容器Cs构成。这里，液晶单元LC指的是在由薄膜晶体管TFT形成 的像素电极(一个电极)和与它面对形成的相对电极(另一个电才及)之间形 成的电容。
薄膜晶体管TFT的栅极与垂直扫描线…，121n-1, 121n， 121n+l，... 连接，和其源极与数据线...，122m-2, 122m-1, 122m， 122m+l,...连接。液晶单元LC的像素电极与薄膜晶体管TFT的漏极连接，和其相对电极与 公用线124连接。存储电容器Cs连接在薄膜晶体管TFT的漏极与公用线124 之间。通过在玻璃基底11上与驱动电路等整体形成的VC0M电路21将预定AC 电压赋予公用线124作为公用电压Vcom。垂直扫描线...，121n-l， 121n， 121n+l，...的第一侧端的每一个与如 图3所示的垂直驱动电路14的相应行的每个输出端连接。垂直驱动电路14被配置成例如包括移位寄存器，并通过与垂直传送时钟 脉沖VCK (未示出)同步地依次生成垂直选择脉冲和将这些脉沖给予垂直扫 描线...，121n-1， 121n, 121n+l,...进行垂直扫描。并且，在显示部分12中，例如数据线...，122m-1， 122m，...的第一 侧端的每一个与如图3所示的第一水平驱动电路13U的相应列的每个输出端 连接，和其它侧端的每一个与如图3所示的第二水平驱动电路13D的相应列 的每个输出端连接。第一水平驱动电路13U将R数据、B数据、和G数据的三个数字数据存 储在取样和锁存电路中，在一个水平周期(H)中进行用于转换到模拟数据的 处理三次，在该水平周期内以时分方式选择三个数据，和将它们输出到相应 数据线。第一水平驱动电路13U与这种RGB选4奪方案的应用一起，以时分方式将 锁存在第一和第二取样和锁存电路中的R数据和B数据传送到第一锁存电路 和进一步传送到第二锁存电路，将在这个R数据和B数据传送到锁存电路的 时分传送处理期间锁存在第三取样和锁存电路中的G数据传送到第三锁存电 路，在一个水平周期内有选择地输出锁存在第二锁存电路和第三锁存电路中 的R、 B、和G数据和将它们转换成模拟数据，和在该水平周期内以时分方式 选择三个模拟数据和将它们输出到相应数据线。也就是说，为了实现RGB选择系统，通过配置本实施例的水平驱动电路 13U，以便并行地排列用于两个数字数据R和B的第一锁存器串和用于一个数 字G数据的第二锁存器串，和以便共享选择器之后的数字-模拟转换电路 (DAC)、模拟緩冲器、和线路选择器，从而实现框架的变窄和功耗的P争低。第二水平驱动电路13D基本上具有与第一水平驱动电路1^相同的配置。图6是示出本实施例的第一水平驱动电路13U和第二水平驱动电路13D的基本配置例子的方块图。在如下的描述中，将这些电i 各作为"水平驱动电
路13"来说明。
注意，这个水平驱动电路呈现与三个数字数据相对应的基本配置。实际 上，并行地排列着多个相同配置。
如图6所示的水平驱动电路13含有移位寄存器(HSR)群13HSR、取样 和锁存电路群USMPL、锁存输出选择开关130SEL、数字-模拟转换电路13DAC、 模拟緩冲器13ABUF、和线路选择器13LSEL。
移位寄存器群13HSR含有与水平传送时钟脉冲HCK (未示出)同步地依 次将移位脉冲(取样脉冲)从与列相对应的传送级输出到取样和锁存电路群 13SMPL的多个移位寄存器(HSR )。
取样和锁存电路群13SMPL含有依次取样和锁存作为第一数字数据的R数 据的第一取样和锁存电路131、依次取样和锁存作为第二数字数据的B数据、 和锁存由第一取样和锁存电路131在预定定时锁存的R ft据的第二取样和锁 存电路132、依次取样和锁存作为第三数字数据的G数据的第三取样和锁存 电路133、串行地传送由第二取样和锁存电路132锁存的数字数据R或B数 据的第一锁存电路134、具有将由第一锁存电路134锁存的数字R或B数据 转换成更高电压幅度的电平移位功能和锁存它的第二锁存电路135、和具有 将由第三取样和锁存电路133锁存的数字G数据转换成更高电压幅度的电平 移位功能和锁存它的第三锁存电路136。
在具有这样配置的取样和锁存电路群13SMPL中，第一锁存系统137由第 一取样和锁存电路131、第二取样和锁存电路132、第一锁存电路134、和第 二锁存电路135形成，和第二锁存系统138由第三取样和锁存电路133和第 三锁存电路136形成。
在本实施例中，以0-3V(2.9V)系统的电平提供从数据处理电路15输 入水平驱动电路13U和13D中的数据。
然后，通过用作取样和锁存电路群13SMPL的输出级的第二和第三锁存电 路135和136的电平移位功能，将这些数据的电平升高到，例如，-2. 3V到 4. 8V系统。
锁存输出选择开关130SEL有选择地转接取样和锁存电路群13SMPL的输 出，并且其将结果输出到数字-模拟转换电路13DAC。
数字-模拟转换电路13DAC在一个水平周期内进行数字-模拟转换三次。也就是说，数字-模拟转换电路13DAC在一个水平周期内将三个数字数据R、 B、和G转换成模拟数据。模拟緩冲器13ABUF緩存在数字-模拟转换电路13DAC上转换成模拟信号 的R、 B、和G数据，并且将它们输出到线路选择器13LSEL。线路选择器13LSEL在一个水平周期内选择三个模拟数据R、 B、和G，并 且将它们输出到相应数据线DTL-R、 DTL-B、和DTL-G。这里，将说明水平驱动电路13中的操作。当水平驱动电路13取样相继图像数据时，它将这些图像数据存储在第 一、第二、和第三取样和锁存电路131、 132、和133中。当将沿着水平方向的一行的所有数据存储在第一、第二、和第三取样和 锁存电路131到133中已完成时，在水平方向消隐周期内将第二取样和锁存 电路132中的数据传送到第一锁存电路134，并且立即传送到第二锁存电路 135加以存储。接着，将第一取样和锁存电路131中的数据传送到第二取样和锁存电3各 132,并且立即传送到第一锁存电路134加以存储。并且，在相同周期内，将 第三取样和锁存电路133中的数据传送到第三锁存电路136。然后，将沿着水平方向的下一行的数据存储在第一、第二、和第三取样 和锁存电路131、 132和133中。在存储沿着水平方向的下一行的数据期间，通过转^接锁存输出选择开关 13OSEL将存储在第二锁存电路135和第三锁存电路136中的数据输出到凄t字 -模拟转换电路13DAC。此后，将存储在第一锁存电路134中的数据传送到第二锁存电路134和 存储在其中。通过转接锁存输出选择开关130SEL将该数据输出到数字-模拟 转换电路13DAC。通过这种取样和锁存方案，将三个数字数据输出到数字-模拟转换电3各 13DAC,因此，可以实现更高清晰度和框架变窄。并且，从液晶的VT特性等来看，在存储沿着水平方向的一行的数据期间， 第三数字数据未伴随着传送工作，和在RGB选择驱动的情况下，以B(蓝色) —G (绿色)~>R (红色)的次序写入数据是好的。因此，通过选择易对人眼 产生最大影响的颜色的数据，即G数据，这种设备能够强有力地防止图像质 量起伏。数据处理电路15含有将从外部输入的并行数字数据R、 G、和B的电平 /人0-3V(2.9V)系统移位到6V系统的电平移位器151、将电平移位R、 G、 和B数据从串行数据转换成并行数据以便调整相位或降^氐频率的串行到并^f亍 转换电路152、和将并行数据从6V系统下移到0 - 3V ( 2. 9V)系统、将奇数 数据(odd-data)输出到水平驱动电路13U、和将偶数数据(even-data)输 出到水平驱动电路13D的向下转换器153。
供电电路16包括^提供有来自例如外部的液晶电压VDD1 (例如，2. 9V) 的DC-DC转换器，与自接口电路17提供的主时钟脉冲MCK和水平同步信号 Hsync同步地，或根据由内置振荡电路按预定校正系统校正具有低(慢)频 率和振荡频率存在变化的时钟脉冲获得的校正时钟脉冲和水平同步信号 Hsync,将这个电压提升到双6V系统(例如，5. 8V)的内部面板电压VDD2, 并且将它提供给面板内的电路。
并且，供电电路16生成作为负电压的VSS2 (例如，-1. 9V)和VSS3 (例 如，-3. 8V)作为内部面板电压，并且将它提供给面板内的预定电路(接口电 路等)。
接口电路17将从外部提供的主时钟脉冲MCK、水平同步信号Hsync、和 垂直同步信号Vsync的电平电平移位到面板内部逻辑电平(例如，VDD2电平)， 将电平移位之后的主时钟脉冲MCK、水平同步信号Hsync、和垂直同步信号 Vsync提供给定时脉沖发生器18,并且将水平同步信号Hsync提供给供电电 路16。
接口电路17可以配置成在供电电路16具有不使用主时钟脉冲而根据通 过校正内置振荡电路的时钟脉沖获得的校正时钟脉冲进行提升的配置的情况 下，不将主时钟脉沖MCK提供给供电电路16。可替代地，也可以将设备配置 成按原样保持主时钟脉沖MCK从接口电路17到供电电路16的提供线，但在 供电电路16这一侧不将主时钟脉冲MCK用于提升。
定时脉冲发生器18与由接口电路17提供的主时钟月永冲MCK、水平同步 信号Hsync、和垂直同步信号Vsync同步地生成用作水平驱动电路13U和13D 的时钟脉沖的水平开始脉冲HST和水平时钟脉沖HCK ( HCKX )、和用作垂直驱 动电路14的时钟脉冲的垂直开始脉沖VST和垂直时钟脉沖VCK ( VCKX)，将 水平开始脉冲HST和水平时钟脉冲HCK (HCKX)提供给水平驱动电路13U和 13D,和将垂直开始脉冲VST和垂直时钟脉冲VCK ( VCKX )提供给垂直驱动电路14。接着，将说明按照上述配置的操作。让从外部输入的并行数字数据在玻璃基底11上的凄t据处理电路15上经 受并行转换，以便调整相位或降低频率，并且将R数据、B数据、和G数据 输出到第 一和第二水平驱动电路13U和13D。在第一和第二水平驱动电路13U和13D中，在第三取样和锁存电路133 上在1H内依次取样和锁存从数据处理电路15输入的数字G数据。此后，在 水平消隐周期内将这些数据传送到第三锁存电路136。与此并行，在1H内分别取样R数据和B数据和将它保存在第一和第二取 样和锁存电路131和132中，并且在下一个水平消隐周期内将它传送到第一 锁存电路134。当将沿着水平方向的一行的所有数据存储在第一、第二、和第三取样和 锁存电路131到133中已完成时，在水平方向消隐周期内将第二取样和锁存 电路132中的数据传送到第一锁存电路134,并且立即传送到第二锁存电3各 135加以存储。接着，将第一取样和锁存电路131中的数据传送到第二取样和锁存电路 132,立即传送到第一锁存电路134和存储在其中。并且，在相同周期内，将 第三取样和锁存电路133中的数据传送到第三锁存电路U6。然后，将沿着水平方向的下一行的数据存储在第一、第二、和第三取才羊 和锁存电路131、 132和133中。在沿着水平方向的下一行的数据的存储期间，通过转接锁存输出选4奪开 关130SEL将存储在第二锁存电路135和第三锁存电路136中的数据输出到凄t 字-模拟转换电路13DAC。此后，将存储在第一锁存电路134中的数据传送到第二锁存电路135并 存储在其中。通过转接锁存输出选择开关130SEL将该数据输出到数字-模拟 转换电路13DAC。在下一个1H周期中，将在数字-模拟转换电路13DAC上转换成模拟数据 的R、 B、和G数据保存在模拟緩冲器13ABUF中，并且以将1H周期划分成三 个的方式有选择地将模拟R、 B、和G数据输出到相应数据线。注意，即使交换它们的次序，也可以实现G、 R、和B的处理。 按照本实施例，该设备含有级联连接用于第一数字数据(R)和第二数字数据(B)的取样和锁存电路131和132、第一锁存电路134、和第二锁存电 路135，和依次传送数据的第一锁存系统137、和级联连接用于第三数字数据 的取样和锁存电路133和第三锁存电路136的第二锁存系统138，并且含有 公用数字-模拟转换电路13DAC、模拟緩冲电路13ABUF、和在一个水平周期(H ) 内有选择地将三个模拟数据(R，B，G )输出到相应数据线的线路选择器13LSEL， 因此可以获得如下效果。通过应用这种配置，在相同的点间距下，与现有系统相比，必需的DA專争 换电路/模拟緩冲电路的数量减少了 ，并且可以实现框架的变窄。并且，通过根据第一和第二数据使用和第三数字数据使用取样和锁存电 路配置数据处理电路，可以实现更高清晰度。也就是说，按照本系统，可以在绝缘基底上实现达到更高清晰度和框架 变窄的三线选择器系统、和使用这个系统的整体驱动电路型显示设备。并且，水平驱动电路的电路数量可以减少，因此可以实现低功耗三线选 择器系统、和使用这个系统的整体驱动电路型显示设备。并且，可以实现由于在一个水平周期内将数据划分成三个和将数据输出 到信号线，从而可以高速工作，并且能够强有力地防止图像质量变化的三线 选择器系统、和使用这个系统的整体驱动电路型显示设备。〈第二实施例〉接着，将按照本发明的整体驱动电路型显示设备中的第 一和第二水平驱 动电路的更优选配置作为第二实施例来说明。图7是示出按照第二实施例的水平驱动电路的第一锁存系统的具体配置 的电路图。图8是示出按照第二实施例的水平驱动电路的第二锁存系统的具 体配置的电路图。在图7中，图6的第一锁存系统137用记号200指示，第一取样和锁存 电路131用记号210指示，第二取样和锁存电路132用记号220指示，第一 锁存电路134用记号230指示，和第二锁存电路135用记号240指示。并且，在图8中，图6的第二锁存系统138用记号300指示，第三取样 和锁存电路133用记号310指示，和第三锁存电路136用记号320指示。图7的电路由通过来自未示出移位寄存器的取样脉冲SP锁存第一数字R 数据的第一取样和锁存电路210、通过相同取样脉冲锁存第二数字B数据的 第二取样和锁存电路220、此后一起传送数字R数据和B数据的第一锁存电路230、和对传送数字数据进行电平移位的第二锁存电路240构成。未示出的移位寄存器、第一取样和锁存电路210、第二取样和锁存电3各 "0、和第一锁存电路230通过0-3V ( 2. 9V )系统的第一电源电压VDD1 ( VSS ) 进行传送和保存操作，和第二锁存电路240通过将电压改变成，例如，-12.3 到5. 8V系统的第二电源电压VH1和VL1进行保存和数据输出操作。注意，取样和锁存电路群的R和B数据使用输出电路由第一锁存器和第 二锁存器构成。第一取样和锁存电路210包括n-沟道晶体管NT211到NT218和p-沟道晶体管PT211到PT214。晶体管NT211将R数据的输入传送门211配置成提供取样脉冲SP的门。 锁存器212由CMOS反相器的交叉连接输入端和输出端构成，该CMOS反相器由晶体管PH11和NT212和晶体管PT212和NT213构成。并且，将取样脉冲的反相信号XSP提供给晶体管NT214的栅极，从而构成锁存器212的均4軒器电路213。由CMOS反相器形成的输出緩冲器214由晶体管PT213和NT215构成。 由CMOS反相器形成的输出緩冲器215由晶体管PT214和NT216构成。 然后，将信号0el提供给晶体管NT217的栅极，从而构成到输出緩沖器214的第二取样和锁存电路220的输出传送门216,并且将信号Oel提供给晶体管NT218的栅极，从而构成到输出緩冲器215的第二取样和锁存电路220的输出传送门217。第二取样和锁存电路220包括n-沟道晶体管NT221到NT226和p-沟道晶体管PT221到PT223。晶体管NT221将B数据的输入传送门221配置成提供取样脉冲SP的门。 锁存器222由CMOS反相器的交叉连接输入端和输出端构成，该CMOS反相器由晶体管PT221和NT222和晶体管PT222和NT223构成。并且，将取样脉冲的反相信号XSP提供给晶体管NT224的栅极，从而构成锁存器222的均衡器电路223。由CMOS反相器形成的输出緩沖器224由晶体管PT223和NT225构成。 然后，将信号0e2提供给晶体管NT226的栅极，从而构成到输出緩冲器 224的第一锁存电路230的输出传送门216。第一锁存电路230包括n-沟道晶体管NT231到NT235和p-沟道晶体管PT231到PT233。锁存器231由CMOS反相器的交叉连接输入端和输出端构成，该CMOS反 相器由晶体管PT231和NT231和晶体管PT232和NT232构成。并且，将信号 0e3的反相信号X0e3 ^提供给晶体管NT233的栅极，从而构成锁存器231的均 衡器电路232。由CMOS反相器形成的输出緩冲器233由晶体管PT233和NT234构成。 然后，将信号0e3提供给晶体管NT235的栅极，从而构成到输出緩冲器233的第二锁存电路240的输出传送门234。第二锁存电路240包括n-沟道晶体管NT241到NT244和p-沟道晶体管PT241到PT244。锁存器241由CMOS反相器的交叉连接输入端和输出端构成，该CMOS反 相器由晶体管PT241和NT241和晶体管PT242和NT242构成。并且，将信号 X0e4提供给晶体管NT243的栅极和将信号0e4提供给晶体管PT243的栅极， 从而构成锁存器241的均tf器电路242。由CMOS反相器形成的输出緩冲器243由晶体管PT244和NT244构成。 通过提供作为第二电源电压系统的电压VH1和VL1使该第二锁存电路240 工作。在图7的电路中，当取样相继图像数据时，将存在于第一取样和锁存电 路210之中的图像数据(R数据或B数据)存储在CMOS锁存单元212中。与 此同时，将与上述数据不同的第二取样和锁存电路220的图像数据(B数据 或R数据)存储在CMOS锁存单元222中。当将沿着水平方向的一行的所有数据存储在第一取样和锁存电路210和第二取样和锁存电路220中已完成时，在水平方向消隐周期内将第二取样和 锁存电路220中的CMOS锁存单元222的数据传送到第一锁存电路230,并且 立即存储在第二锁存电路240中。此时，脱开CMOS锁存器231的结构，以便 第一锁存电路230不保存数据。当将第二取样和锁存电路22 0中的数据传送到第二锁存电路2 3 0结束时，接着将存储在第一耳又样和锁存电路210中的数据传送到第二锁存电路220， 并且立即存储在第一锁存电路230中。在将沿着水平方向的下一行的数据存储在第一取样和锁存电路210和第 二取样和锁存电路220中的周期内，将存储在第二锁存电路240中的第一数据输出到选择开关。当将第一数据传送到选择开关结束时，将存储在第一锁存电路230中的第二数据输入选择开关中。按照这种取样和锁存方案，由一个取样和锁存电路操作两个数字数据，因此可以实现H点(Hdot)间距的缩小，从而使高分辨率成为可能。第三取样和锁存电路310包括n-沟道晶体管NT311到NT316和p-沟道晶体管PT311到PT313。晶体管NT311将G数据的输入传送门311配置成提供取样脉沖SP的门。 锁存器312由CMOS反相器的交叉连接输入端和输出端构成，该CMOS反相器由晶体管PT311和NT312和晶体管PT312和NT313构成。并且，将取样脉冲的反相信号XSP提供给晶体管NT314的栅极，从而构成锁存器312的均衡器电路313。由CMOS反相器形成的输出緩冲器314由晶体管PT313和NT315构成。 然后，将信号0e5提供给晶体管NT316的栅极，从而构成到输出緩冲器314的第三取样和锁存电路320的输出传送门315。第三锁存电路320包括n-沟道晶体管NT321到NT324和p-沟道晶体管PT321到PT324。锁存器321由CMOS反相器的交叉连接输入端和输出端构成，该CMOS反 相器由晶体管PT321和NT321和晶体管PT32Z和NT3M构成。并且，将信号 X0e6提供给晶体管NT323的栅极和将信号0e6提供给晶体管PT323的栅极， 从而构成锁存器321的均衡器电路322。由CMOS反相器形成的输出缓冲器323由晶体管PT324和NT324构成。 通过提供作为第二电源电压系统的电压VH2和VL2使该第三锁存电路320 工作。在图8的电路中，当取样相继图像数据时，将图像数据(G数据)取样 到第三取样和锁存电路310,并且将它存储在CMOS锁存单元312中。当将沿着水平方向的一行的数据存储到第三取样和锁存电路310中完成 时，在水平方向消隐周期内将第一取样和锁存电路310中的CMOS锁存单元 312的数据传送到第三锁存电路230。在将沿着水平方向的下一行的数据存储在第三取样和锁存电路no中的周期内，将存储在第三锁存电路320中的数据输出到选择开关。通过这种电路配置，用于取样数据所需的取样和锁存电路的数量与现有系统相比减少了。这有助于H点间距的缩小。并且，将现有类型的取样和锁 存电路改变成新的取样和锁存电路而使功耗降低成为可能。也就是说，在现有系统中，水平驱动电路需要H点数量x 3 (RGB)个取 样和锁存电路、DAC、和模拟緩冲器，或需要H点数量x2个取样和锁存电路、 DAC、和模拟緩冲器。因此，这变成实现间距缩小的障碍。与此相反，在本实施例中，由取样和锁存电路群、锁存输出选择开关、 DA转换电路、模拟緩冲器、和3-选择开关处理三个像素数据。因此，当将这 些器件排列在显示区域的上面(或下面)时，可以对于两个H点间距安排一 个水平驱动电路。此时，将另一个水平驱动电路安排在对侧，因此可以实现更高清晰度和更窄的框架。并且，电路的数量可以减少到小于现有电路，因 此可以抑制功诔€。图9是示出当通过QVGA实现图3和图4的设备时，现有系统和本发明的 系统的增大/减小方向框架尺寸和可能更高清晰度区域的关系的示意图。从图9可以看出，在本发明的系统中，与现有系统相比，可以在绝缘基 底上实现达到更高清晰度和更窄框架的三线选择器系统、和使用这个系统的 整体驱动电路型显示设备。〈第三实施例〉图10和图11是示意性地示出按照本发明第三实施例的整体驱动电路型 显示设备的配置例子的示意图。其中，图IO是示出按照该第三实施例的整体 驱动电路型显示设备的布局配置的示意图，和图ll是示出按照第三实施例的 整体驱动电路型显示设备的电路功能的系统方块图。第三实施例与上述第一和第二实施例的不同之处在于，整体驱动电路型 显示设备通过将水平驱动电路只安排在 一 侧上实现。当应用这种方案时，可以安排的预定个H点的间距变成一半。因此，与 图3和图4相比，不能达到更高清晰度，但可以实现未安排水平驱动电路那 一侧的区域的变窄。注意，在上面的实施例中，通过将本发明应用于有源矩阵型液晶显示设 备的情况取作例子给出了说明，但本发明不局限于此。本发明也可以以相同 的方式应用于将场致发光(EL)元件用作像素的电致发光元件的EL显示设备或其它有源矩阵型显示设备。并且，除了应用于个人计算机、字处理器、和其它OA装置的显示器、电视接收器等之外，尤其当用作促进设备机身的尺寸减小和更加紧凑的移动电话、PDA、或其它移动终端设备的显示部分时，优选按照上面实施例的有源矩 阵型液晶显示设备所代表的有源矩阵型显示设备。图12是示意性地示出本发明所应用的移动终端设备，例如，移动电话的 配置的外表的示意图。按照本例的移动电话400由从上部开始按次序排列在设备机壳410的前 表面上的扬声器部分420、显示部分430、操作部分440、和麦克风部分450 构成。在具有这样配置的移动电话中，例如，将液晶显示设备用于显示部分430。 作为这种液晶显示设备，用作这种液晶显示设备的是按照前述实施例的有源 矩阵型液晶显示设备。这样，在移动电话或其它移动终端设备中，通过将按照前述实施例的有 源矩阵型液晶显示设备用作显示部分430,在安装在这种液晶显示设备上的 电路中，可以使间距变窄，可以实现框架变窄，和可以取得显示设备的功耗 的降低，于是可以降低终端设备的功耗。工业可应用性在本发明的显示设备和电子设备中，可以使间距变窄，可以实现框架变 窄，和可以进一步降低功耗。因此，除了用作个人计算机、字处理器、和其 它OA装置的显示器、电视接收器等之外，这些设备尤其可以用作促进设备才几 身的尺寸减小和更加紧凑的移动电话、PDA、或其它移动终端设备的显示部分。
权利要求
1.一种显示设备，包含显示部分，含有排列成矩阵的像素；垂直驱动电路，用于以行为单位选择显示部分的像素；和水平驱动电路，用于接收第一、第二、和第三数字图像数据作为输入，将数字图像数据转换成模拟图像信号，和将该信号提供给与由垂直驱动电路选择的一行的像素连接的数据线，其中水平驱动电路包括第一锁存系统，包括取样和锁存第一数字图像数据的第一取样和锁存电路、取样和锁存第二数字图像数据的第二取样和锁存电路、和再次锁存第一和第二取样和锁存电路的锁存数据的第一锁存电路；第二锁存系统，包括取样和锁存第三数字图像数据的第三取样和锁存电路；数字-模拟转换电路，用于在一个水平周期内将第一锁存系统和第二锁存系统锁存的第一、第二、和第三数字图像数据转换成模拟数据；和线路选择器，用于以时分方式在预定周期内选择由数字-模拟转换电路转换成模拟数据的第一、第二、和第三模拟图像数据，和将这些模拟图像数据输出到数据线。
2. 根据权利要求1所述的显示设备，其中，第 一锁存系统含有锁存由第 一锁存电路锁存的数据的第二锁存电路， 第二锁存系统含有再次锁存由第三取样和锁存电路锁存的数据的第三锁 存电路，和该设备进一 步包含有选择地将由第二锁存电路和第三锁存电路锁存的数 字图像数据输出到数字-模拟转换电路的选择开关。
3. 根据权利要求2所述的显示设备，其中， 在水平驱动电路中，第一和第二取样和锁存电路级联连接，水平驱动电路包括与第二取样和锁存电路的输出端级联连接的第 一锁存 电路和第二锁存电路，和第 一和第二取样和锁存电路通过相同取样脉冲存储第 一数字图像数据和第二数字图像数据，通过第 一锁存电路将第二取样和锁存电路的第二数字图像数据传送到第 二锁存电路，和接着通过第二取样和锁存电路将第 一取样和锁存电路的第一 数字图像数据传送到第二锁存电路。
4. 根据权利要求1所述的显示设备，其中水平驱动电路在存储沿着水平方向的 一行的数据的周期内不进行第三数 字图像数据的传送处理。
5. 根据权利要求3所述的显示设备，其中水平驱动电路在存储沿着水平方向的 一行的数据的周期内不进行第三数 字图像数据的传送处理。
6. 根据权利要求1所述的显示设备，其中，第三数字图像数据是在三个 数字图像数据之间具有中间波长频带的数据。
7. —种包含显示设备的电子设备，其中， 显示设备包含显示部分，含有排列成矩阵的像素；垂直驱动电路，用于以行为单位选择显示部分的4象素；和水平驱动电路，用于接收第一、第二、和第三数字图像数据作为输入， 将数字图像数据转换成模拟图像信号，和将该信号提供给与由垂直驱动电路 选择的该行的像素连接的数据线，其中，水平驱动电路包括第 一锁存系统，包括取样和锁存第 一数字图^f象数据的第 一取样和锁存电 路、取样和锁存第二数字图像数据的第二取样和锁存电路、和再次锁存第一 和第二取样和锁存电路的锁存数据的第 一锁存电路；第二锁存系统，包括取样和锁存第三数字图像数据的第三取样和锁存电路；数字-模拟转换电路，用于在一个水平周期内将由第一锁存系统和第二锁 存系统锁存的第一、第二、和第三数字图像数据转换成^t拟数据；和线路选择器，用于以时分方式在预定周期内选择由数字-模拟转换电路转 换成模拟数据的第一、第二、和第三模拟图像数据，和将这些模拟图像数据 输出到数据线。
8. 根据权利要求7所述的电子设备，其中，第 一锁存系统含有锁存由第 一锁存电路锁存的数据的第二锁存电路， 第二锁存系统含有再次锁存由第三取样和锁存电路锁存的数据的第三锁 存电路，和该设备进一步包含有选择地将由第二锁存电路和第三锁存电路锁存的数 字图像数据输出到数字-模拟转换电路的选择开关。
9. 根据权利要求8所述的电子设备，其中， 在水平驱动电路中，第一和第二取样和锁存电路级联连接，水平驱动电路包括相对于第二取样和锁存电路的输出端级联连接的第一 锁存电路和第二锁存电路，第 一和第二取样和锁存电路通过相同取样脉冲存储第 一数字图像数据和 第二数字图像数据，通过第 一锁存电路将第二取样和锁存电路的第二数字图像数据传送到第 二锁存电路，和接着通过第二取样和锁存电路将第一取样和锁存电路的第一 数字图像数据传送到第二锁存电路。
10. 根据权利要求7所述的电子设备，其中水平驱动电路在存储沿着水平方向的 一行的数据的周期内不进行第三数 字图像数据的传送处理。
11. 根据权利要求9所述的电子设备，其中水平驱动电路在存储沿着水平方向的 一行的数据的周期内不进行第三数字图像数据的传送处理。
12. 根据权利要求7所述的电子设备，其中-.第三数字图像数据是在三个数字图像数据之间具有中间波长频带的数据。
全文摘要
显示设备和电子装置拥有可以实现具有窄间距的窄框架和低得多功耗的特征。在两个水平驱动电路(13U)和(13D)中，取样锁存电路存储三个数字数据，公用数字-模拟转换电路在水平扫描周期(H)内进行数字-模拟转换三次，和在该水平扫描周期内根据时分选择三个模拟数据，将信号输出到信号线，从而采用RGB选择器系统。
文档编号G09G3/36GK101405640SQ200780010179
公开日2009年4月8日 申请日期2007年1月19日 优先权日2006年1月20日
发明者仲岛义晴, 伊藤大亮, 木田芳利, 村瀬正树, 殿谷政明 申请人:索尼株式会社