显示装置及控制其栅极脉冲调制的方法

专利名称：显示装置及控制其栅极脉冲调制的方法
技术领域：
本发明涉及一种显示装置及控制其栅极脉冲调制的方法。
背景技术：
由于轻重量、薄外形、低功耗驱动等，液晶显示器(IXD)已得到广泛应用。这种IXD 已用作诸如笔记本PC这样的便携式电脑、办公自动化设备、音频/视频设备、室内/室外广 告显示装置等。IXD通过控制施加给LC单元的电场调节来自背光的光而显示图像。有源矩阵型LCD包括显示面板组件，其设置有在各个像素处设置的用于切换供 给到像素电极的数据电压的薄膜晶体管(TFT)；给显示面板组件中的数据线供给数据电压 的数据驱动电路；依次给显示面板组件中的栅极线供给栅极脉冲(或扫描脉冲)的栅极驱 动电路；以及控制上述驱动电路的操作时序的时序控制器。在有源矩阵型IXD中，LC单元中充入的电压受由于TFT中的寄生电容而产生的反 冲电压(或馈通电压)AVp的影响。反冲电压AVp由下面的方程(1)给出。
_6] av^ CIc^tegd (VGH-VGL) (1)其中“Cgd”表示在与栅极线连接的TFT的栅极端和与LC单元中的像素电极连接 的TFT的漏极端之间产生的寄生电容，“VGH-VGL”表示供给到栅极线的栅极脉冲的栅极高 电压与栅极低电压之间的差。反冲电压AVp可改变供给到LC单元中的像素电极的电压，由此导致显示闪烁、残 像、色偏差等。作为减小反冲电压AVp的方法，存在用于在栅极脉冲的下降沿处调制栅极 高电压VGH的栅极脉冲调制(“GPM”)方法。图1是示出不调制栅极脉冲(NO GPM)的例子 和调制栅极脉冲(GPM)的例子的波形图。栅极高电压VGH在调制的栅极脉冲的下降沿处变 低。时序控制器产生用于随着用于移位栅极起始脉冲GSP的栅极移位时钟，控制栅极 脉冲的调制时序的栅极脉冲调制控制信号(之后称作“FLK信号”)。栅极移位时钟一般作 为依次延迟的两个或更多个相位的时钟而产生，FLK信号与每个时钟同步。栅极驱动电路 中的栅极脉冲调制电路与FLK信号同步地调制栅极高电压VGH。如图2中所示，如果第N(其中N是正整数)个栅极脉冲Nth GP和第(N+1)个栅 极脉冲(N+l)th GP彼此重叠，则栅极高电压VGH不仅在栅极脉冲的边沿处变低，而且还在 需要保持栅极高电压VGH的脉冲宽度时间段变低。在图2中，附图标记“VGHM”表示与FLK 信号同步调制的栅极高电压。在需要保持栅极高电压VGH的时间段进行所述调制，这导致 电流消耗增加，并还降低了显示面板组件中的数据电压的充入比率。为了解决此问题，可考虑下述方法将FLK信号分割为两个或更多个相位并对于每个FLK信号彼此独立地构造栅极脉冲调制电路。然而，该方法具有下述问题FLK信号的 数量增加，由此在时序控制器中增加电路并增加了时序控制器的输出引脚，且随着栅极脉 冲的重叠时间段变长，FLK信号的数量增加。

发明内容
本发明的实施方式提供了一种显示装置及控制其栅极脉冲调制的方法，其能调制 彼此重叠的栅极脉冲，而不改变时序控制器的构造。根据本发明的一个示范性实施方式，提供了一种显示装置，其包括显示面板，在 该显示面板中数据线和栅极线彼此交叉；时序控制器，其构造成输出单个栅极脉冲调制控 制信号(FLK信号)和依次延迟的I相位栅极移位时钟，其中I是大于等于2的整数；FLK分 割电路，其构造成分割所述单个FLK信号，以输出J个FLK信号，其中J是大于等于2并小 于I的整数；数据驱动电路，其构造成将数字视频数据转换为数据电压，以将所述数据电压 供给到所述数据线；和栅极驱动电路，其构造成通过对所述栅极移位时钟的电压进行电平 转换而产生栅极脉冲，以响应于所分割的FLK信号调制所述栅极脉冲的下降沿电压，并将 所调制的栅极脉冲依次供给到所述栅极线。优选地，所述栅极移位时钟彼此可至少局部重叠。在这种情况下，第N个栅极移位 时钟可与第(N-I)个栅极移位时钟的后部重叠预定时间，并可与第(N+1)个栅极移位时钟 的前部重叠预定时间，其中N是正整数。优选地，所述单个FLK信号的频率可为每个所述栅极移位时钟的频率的I倍。优选地，所述栅极移位时钟可包括依次延迟的第一到第六栅极移位时钟。这里，所 述FLK分割电路可包括第一 FLK分割电路，其构造成对所述单个FLK信号、第N个栅极移 位时钟和第(N+幻个栅极移位时钟进行与操作，由此产生第一到第六FLK信号；和第二 FLK 分割电路，其构造成对第一 FLK信号和第四FLK信号进行或操作，以产生第I个FLK信号， 对第二 FLK信号和第五FLK信号进行或操作，以产生第II个FLK信号，并对第三FLK信号 和第六FLK信号进行或操作，以产生第III个FLK信号。优选地，所述第一到第六FLK信号可具有与所述栅极移位时钟相同的相位差，并 大致具有与所述栅极移位时钟相同的频率。这里，每个所述第I到第III个FLK信号的频 率可为每个所述第一到第六FLK信号的频率的两倍。优选地，所述栅极驱动电路可包括第一栅极脉冲调制电路，其构造成响应于所述 第I个FLK信号和第一栅极移位时钟输出第一栅极脉冲，并在所述第I个FLK信号的下降沿 与所述第一栅极移位时钟的下降沿之间将所述第一栅极脉冲的电压降低到预定栅极调制 高电压；第二栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第二栅极移位时 钟输出第二栅极脉冲，并在所述第II个FLK信号的下降沿与所述第二栅极移位时钟的下降 沿之间将所述第二栅极脉冲的电压降低到所述栅极调制高电压；第三栅极脉冲调制电路， 其构造成响应于所述第III个FLK信号和第三栅极移位时钟输出第三栅极脉冲，并在所述 第III个FLK信号的下降沿与所述第三栅极移位时钟的下降沿之间将所述第三栅极脉冲的 电压降低到所述栅极调制高电压；第四栅极脉冲调制电路，其构造成响应于所述第I个FLK 信号和第四栅极移位时钟输出第四栅极脉冲，并在所述第I个FLK信号的下降沿与所述第 四栅极移位时钟的下降沿之间将所述第四栅极脉冲的电压降低到所述栅极调制高电压；第五栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第五栅极移位时钟输出第五 栅极脉冲，并在所述第II个FLK信号的下降沿与所述第五栅极移位时钟的下降沿之间将所 述第五栅极脉冲的电压降低到所述栅极调制高电压；以及第六栅极脉冲调制电路，其构造 成响应于所述第III个FLK信号和第六栅极移位时钟输出第六栅极脉冲，并在所述第III 个FLK信号的下降沿与所述第六栅极移位时钟的下降沿之间将所述第六栅极脉冲的电压 降低到所述栅极调制高电压。这里，所述栅极脉冲可都在栅极高电压与栅极低电压之间变 化并以与所述栅极移位时钟相同的相位差依次延迟，并且所述栅极调制高电压可高于所述 栅极低电压并低于所述栅极高电压。优选地，所述栅极移位时钟包括依次延迟的第一到第四栅极移位时钟。这里，所述 FLK分割电路可包括第一 FLK分割电路，其构造成对所述单个FLK信号FLK、第N个栅极移 位时钟和第(N+1)个栅极移位时钟进行与操作，由此产生第一到第四FLK信号；和第二 FLK 分割电路，其构造成对第一 FLK信号和第三FLK信号进行或操作，以产生第I个FLK信号， 并对第二 FLK信号和第四FLK信号进行或操作，以产生第II个FLK信号。优选地，所述第一到第四FLK信号可具有与所述栅极移位时钟相同的相位差，并 大致具有与所述栅极移位时钟相同的频率。这里，每个所述第I和第II个FLK信号的频率 可为每个所述第一到第四FLK信号的频率的两倍。优选地，所述栅极驱动电路可包括第一栅极脉冲调制电路，其构造成响应于所述 第I个FLK信号和第一栅极移位时钟输出第一栅极脉冲，并在所述第I个FLK信号的下降 沿与所述第一栅极移位时钟的下降沿之间将所述第一栅极脉冲的电压降低到预定栅极调 制高电压；第二栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第二栅极移位 时钟输出第二栅极脉冲，并在所述第II个FLK信号的下降沿与所述第二栅极移位时钟的 下降沿之间将所述第二栅极脉冲的电压降低到所述栅极调制高电压；第三栅极脉冲调制电 路，其构造成响应于所述第I个FLK信号和第三栅极移位时钟输出第三栅极脉冲，并在所述 第I个FLK信号的下降沿与所述第三栅极移位时钟的下降沿之间将所述第三栅极脉冲的电 压降低到所述栅极调制高电压；以及第四栅极脉冲调制电路，其构造成响应于所述第II个 FLK信号和第四栅极移位时钟输出第四栅极脉冲，并在所述第II个FLK信号的下降沿与所 述第四栅极移位时钟的下降沿之间将所述第四栅极脉冲的电压降低到所述栅极调制高电 压。这里，所述栅极脉冲可都在栅极高电压与栅极低电压之间变化并以与所述栅极移位时 钟相同的相位差依次延迟，并且所述栅极调制高电压高于所述栅极低电压并低于所述栅极 高电压。优选地，所述显示装置可以是液晶显示器(IXD)、有机发光二极管(OLED)显示器 和电泳显示器(EPD)中的任意一个。根据本发明的一个实施方式，提供一种用于控制栅极脉冲调制的方法，所述方法 包括如下步骤分割单个FLK信号，以输出J个FLK信号，其中J是大于等于2并小于I的整 数；以及通过对栅极移位时钟的电压进行电平转换而产生栅极脉冲，响应于所分割的FLK 信号调制所述栅极脉冲的下降沿电压，并将所调制的栅极脉冲依次供给到所述栅极线。


附图包含在本申请中构成本申请的一部分，用于给本发明提供进一步理解。附解了本发明的实施方式并与说明书一起用于解释本发明的原理。在附图中图1是示出根据现有技术的栅极脉冲的电平转换和栅极高电压的调制的波形图；图2是示出根据现有技术的在栅极脉冲的重叠驱动时，通过使用单个FLK信号调 制栅极脉冲的例子的波形图；图3是示出根据本发明一个实施方式的显示装置的框图；图4是示出从图3中所示的时序控制器输出的单个FLK信号和六相位栅极移位时 钟的波形图；图5是示出图3中所示的FLK分割电路的第一实施方式的框图；图6是示出图5中所示的第一 FLK分割电路的详细电路图；图7是示出图5中所示的第二 FLK电路的详细电路图；图8是示出图3中所示的电平转换器的第一实施方式的详细电路图；图9是示出由图5中所示的FLK分割电路分割的FLK信号和图8中所示的电平转 换器的输出的波形图；图10是示出从图3中所示的时序控制器输出的单个FLK信号和四相位栅极移位 时钟的波形图；图11是示出图3中所示的FLK分割电路的第二实施方式的框图；图12是示出图11中所示的第一 FLK分割电路的详细电路图；图13是示出图11中所示的第二 FLK分割电路的详细电路图；图14是示出图3中所示的电平转换器的第二实施方式的详细电路图；以及图15是示出由图11中所示的FLK分割电路分割的FLK信号和图14中所示的电 平转换器的输出的波形图。
具体实施例方式根据本发明的显示装置可包括以行(line)顺序扫描方法给栅极线依次供给栅极 脉冲(或扫描脉冲)以在像素中写入视频数据的任何其他显示装置。例如，显示装置可包 括，液晶显示器(LCD)、有机发光二极管(OLED)显示器、电泳显示器(EPD)等，但并不限于 此。 当以LC模式分类时，根据本发明的LCD可由TN (扭曲向列)模式、VA (垂直取向) 模式、IPS(面内切换)模式、FFS(边缘场切换)模式等实现。此外，当以透射率-电压特性 分类时，根据本发明的LCD可由常白模式或常黑模式实现。根据本发明的LCD例如可由任 何其他类型，如透射式IXD、透反射式IXD、反射式IXD等实现。下面将参照附图，以LCD为例子描述根据本发明的示范性实施方式。应当注意，下 面实施方式的描述主要是基于LCD，但本发明并不限于LCD。在整个说明书中相似的附图标 记表示相似的元件。在下面的解释中，当确定对与本发明相关的公知功能或结构的详细描 述会不必要地使本发明的要点变模糊时，将省略所述详细描述。为了书写说明书方便，选定了下面解释中使用的各个元件的名称，其可能与实际 产品中的那些不同。参照图3，根据本发明一个实施方式的显示装置包括显示面板组件10、数据驱动 电路、FLK分割电路21、栅极驱动电路和时序控制器11等。
显示面板组件10具有夹在两个面板之间的LC层。显示面板组件10的下面板是 TFT阵列面板，其包括数据线、与数据线交叉的栅极线、设置在数据线和栅极线的各个交叉 处的TFT、与TFT连接的并由在像素电极1和公共电极2之间产生的电场驱动的LC单元、以 及存储电容器。显示面板组件10的上面板是包括黑矩阵和滤色器的滤色器阵列面板。在诸 如TN模式和VA模式这样的垂直电场驱动类型中，公共电极2设置在上面板上；在诸如IPS 模式和FFS模式这样的水平电场驱动类型中，公共电极2与像素电极一起设置在下面板上。 光轴彼此正交的偏振器分别附接到显示面板组件10的下、上面板的外表面上。此外，在与 LC层接触的内表面上形成有取向层，以设置LC层的预倾角。显示面板组件10可由有机发光二极管(OLED)显示器和电泳显示器(EPD)中的任 意一个显示面板组件实现，并不限于IXD。数据驱动电路包括多个源极驱动IC 12。源极驱动IC 12从时序控制器11接收 数字视频数据RGB。源极驱动IC 12响应于来自时序控制器11的源极时序控制信号将数 字视频数据RGB转换为正/负模拟数据电压，并与栅极脉冲同步地为显示面板组件10中的 数据线供给所述数据电压。源极驱动IC 12可通过COG (玻璃上芯片)工序或TAB(带式自 动接合)工序与显示面板组件10中的数据线连接。图3显示了源极驱动IC安装在载带封 装(TCP)上，且通过TAB方案结合到印刷电路板(PCB) 14和显示面板组件10的下面板的例 子。FLK分割电路21连接在时序控制器11与栅极驱动电路之间。FLK分割电路21可 安装在PCB14上。FLK分割电路21分割从时序控制器11输出的单个FLK信号，以产生多个 FLK信号FLK I到FLK III，并将FLK信号FLK I到FLK III提供到栅极驱动电路。栅极驱动电路包括连接在时序控制器11与显示面板组件10中的栅极线之间的电 平转换器22和移位寄存器13。电平转换器22对从时序控制器11输出的栅极移位时钟CLK的TTL(晶体管-晶 体管逻辑电平电压进行电平转换，从而具有栅极高电压VGH和栅极低电压VGL。栅极移位时 钟GCLKl到GCLK6作为具有预定相位差的I相位(其中I是大于等于2的正整数)时钟输 入到电平转换器22。在图3中，作为栅极移位时钟GCLKl到GCLK6的例子显示了六相位时钟。电平转换器器22响应于从FLK分割电路21输出的FLK信号FLK I到FLKIII，调 制栅极高电压VGH，使在已经进行了电平转换的栅极移位时钟的下降沿具有低电平。由此， 减小反冲电压Δνρ。移位寄存器13将从电平转换器22输出的时钟移位，以依次为显示面 板组件10中的栅极线供给栅极脉冲。栅极驱动电路可通过GIP (面板中栅极)方案直接形成在显示面板组件10的下面 板上，或者可通过TAB方案连接在显示面板组件10中的扫描线与时序控制器11之间。通 过GIP方案，电平转换器22可安装在PCB14上，移位寄存器13可形成在显示面板组件10 的下面板上。通过TAB方案，电平转换器和移位寄存器可集成到一个芯片中，安装在TCP上 并附接到显示面板组件10的下面板。FLK分割电路21可嵌在电平转换器22中。时序控制器11通过诸如LVDS (低压差分信令)接口、TMDS (转换最小化差分信令) 接口等从外部装置接收数字视频数据RGB。时序控制器11将来自外部装置的数字视频数据 传输到源极驱动IC 12。
时序控制器11通过LVDS或TMDS接口接收电路从外部装置接收诸如垂直同步信 号Vsync、水平同步信号Hsync、数据使能信号DE、主时钟MCLK等这样的时序信号。相对于 来自外部装置的时序信号，时序控制器11产生用于控制数据驱动电路和栅极驱动电路的 操作时序的时序控制信号。时序控制信号包括用于控制栅极驱动电路的操作时序的栅极 时序控制信号、和用于控制源极驱动IC 12的操作时序以及数据电压的极性的数据时序信 号。栅极时序控制信号包括栅极起始脉冲GSP、栅极移位时钟CLK、单个FLK信号、栅极 输出使能信号GOE(没有示出)等。栅极起始脉冲GSP输入到移位寄存器22，以控制移位 起始时序。栅极移位时钟CLK输入到电平转换器22并进行电平转换，然后输入到移位寄存 器13，并用作用于移位栅极起始脉冲GSP的时钟信号。单个FLK信号FLK作为与栅极移位 时钟CLK的每个时钟同步的时钟而产生，并控制栅极脉冲的调制时序。栅极输出使能信号 GOE控制移位寄存器13的输出时序。数据时序控制信号包括源极起始脉冲SSP、源极采样时钟SSC、极性控制信号POL、 源极输出使能信号SOE等。源极起始脉冲SSP控制源极驱动IC 12中的移位起始时序。源 极采样时钟SSC是针对源极驱动IC 12中的上升沿或下降沿控制数据采样时序的时钟信 号。极性控制信号POL控制从源极驱动IC 12输出的数据电压的极性。如果时序控制器11 与源极驱动IC 12之间的数据传输接口是迷你LVDS接口，则可省略源极起始脉冲SSP和源 极采样时钟SSC。图4是示出从时序控制器11输出的单个FLK信号FLK和六相位栅极移位时钟的 波形图。参照图4，时序控制器11输出相位依次延迟的六相位栅极移位时钟GCLKl到 GCLK6和具有比六相位栅极移位时钟GCLKl到GCLK6每个的频率都高的频率的单个FLK信 号FLK。栅极移位时钟GCLKl到GCLK6和单个FLK信号FLK在地电压(OV)GND和逻辑电源 电压(3. 3V)Vcc之间变化。在栅极移位时钟GCLKl到GCLK6中，第N(其中在图4中N是从1到6循环取值的 整数)个栅极移位时钟与第(N-I)个栅极移位时钟的后部局部重叠预定时间，并与第(N+1) 个栅极移位时钟的前部局部重叠预定时间。例如，第六栅极移位时钟GCLK6与第五栅极移 位时钟GCLK5的后部局部重叠并与第一栅极移位时钟GCLKl的前部局部重叠。单个FLK信号FLK的时钟与各个栅极移位时钟GCLKl到GCLK6同步。因此，FLK信 号FLK的频率大约为栅极移位时钟GCLKl到GCLK6每一个的频率的六倍。图5是示出FLK分割电路21的框图。参照图5，FLK分割电路21包括第一 FLK分割电路31和第二 FLK分割电路32。第一 FLK分割电路31通过使用如图6中所示的与(AND)门，对单个FLK信号FLK、 第N个栅极移位时钟和第(N+幻个栅极移位时钟进行逻辑乘积(“与”)操作，由此产生第 一到第六FLK信号FLK 1到FLK 6。第一到第六FLK信号FLK 1到FLK 6具有与栅极移位 时钟GCLKl到GCLK6相同的相位差，并大致具有与栅极移位时钟GCLKl到GCLK6相同的频 率。也就是说，两个相邻FLK信号之间的相位差与两个相邻的栅极移位时钟之间的相同。第二 FLK分割电路32通过使用如图7中所示的或(OR)门，对第一 FLK信号FLK 1和第四FLK信号FLK 4进行逻辑加和(“或”)操作，由此产生第I个FLK信号FLK I，并对第二 FLK信号FLK 2和第五FLK信号FLK 5进行或操作，由此产生第II个FLK信号FLK II。此外，第二 FLK分割电路32对第三FLK信号FLK 3和第六FLK信号FLK 6进行或操作， 以产生第III个FLK信号FLK III。第I到第III个FLK信号FLK I到FLK III每一个的 频率都为第一到第六FLK信号FLK 1到FLK 6每一个的两倍。图8是示出电平转换器22的详细电路图。图9是示出由FLK分割电路21分割的 FLK信号FLK I到FLK III以及电平转换器22的输出的波形图。在图8和9中，电平转换器22包括第一到第六栅极脉冲调制电路821到826。栅极脉冲调制电路821到826的每个都供给有FLK信号FLK I到FLK III中的任 意一个以及栅极移位时钟GCLKl到GCLK6中的任意一个。此外，栅极脉冲调制电路821到 826的每个都供给有栅极高电压VGH、栅极调制高电压VGM和栅极低电压VGL。栅极高电压 VGH设置为大于等于形成在显示面板组件10的TFT阵列面板上的TFT的阈值电压，并具有 大约20V。栅极低电压VGL设置为小于等于形成在显示面板组件10的TFT阵列面板上的 TFT的阈值电压，并具有大约-5V。栅极调制高电压VGM低于栅极高电压VGH，并高于栅极低 电压VGL。第一栅极脉冲调制电路821响应于第I个FLK信号FLK I和第一栅极移位时钟 GCLKl输出第一栅极脉冲GPM1，并在第I个FLK信号的下降沿与第一栅极移位时钟的下降 沿之间将第一栅极脉冲的电压降低到预定栅极调制高电压。第二栅极脉冲调制电路822响 应于第II个FLK信号FLK II和第二栅极移位时钟GCLK2输出第二栅极脉冲GPM2，并在第 II个FLK信号的下降沿与第二栅极移位时钟的下降沿之间将第二栅极脉冲的电压降低到 栅极调制高电压。第三栅极脉冲调制电路823响应于第III个FLK信号FLK III和第三栅 极移位时钟GCLK3输出第三栅极脉冲GPM3，并在第III个FLK信号的下降沿与第三栅极移 位时钟的下降沿之间将第三栅极脉冲的电压降低到栅极调制高电压。第四栅极脉冲调制电 路8M响应于第I个FLK信号FLK I和第四栅极移位时钟GCLK4输出第四栅极脉冲GPM4， 并在第I个FLK信号的下降沿与第四栅极移位时钟的下降沿之间将第四栅极脉冲的电压降 低到栅极调制高电压。第五栅极脉冲调制电路825响应于第II个FLK信号FLK II和第 五栅极移位时钟GCLK5输出第五栅极脉冲GPM5，并在第II个FLK信号的下降沿与第五栅 极移位时钟的下降沿之间将第五栅极脉冲的电压降低到栅极调制高电压。第六栅极脉冲调 制电路拟6响应于第III个FLK信号FLK III和第六栅极移位时钟GCLK6输出第六栅极脉 冲GPM6，并在第III个FLK信号的下降沿与第六栅极移位时钟的下降沿之间将第六栅极脉 冲的电压降低到栅极调制高电压。具体地，栅极脉冲GPMl到GPM6都在栅极高电压VGH与 栅极低电压VGL之间变化并以与栅极移位时钟GCLKl到GCLK6相同的相位差依次延迟。栅 极脉冲GPMl到GPM6的下降沿电压与FLK信号FLK I到FLK III同步地从栅极高电压VGH 降低到栅极调制高电压VGM，然后从栅极调制高电压VGM降低到栅极低电压VGL。栅极脉冲 GPMl到GPM6通过移位寄存器13供给到显示面板组件10中的栅极线。各个栅极脉冲调制电路821到拟6包括逻辑单元83和第一到第三晶体管Tl到 T3。第一和第二晶体管Tl和T2由η SMOS(金属氧化物半导体)TFT实现，第三晶体管T3 由ρ型MOS TFT实现。逻辑单元83响应于FLK信号FLK I到FLK III中的任意一个和栅极移位时钟 GCLKl到GCLK6中的任意一个控制晶体管Tl到Τ3的导通/截止操作时序。逻辑单元83通
12过第一输出端输出用于控制第一晶体管Tl的第一切换控制信号。逻辑单元83通过第二输 出端输出用于控制第二晶体管T2的第二切换控制信号。逻辑单元83通过第三输出端输出 用于控制第三晶体管T3的第三切换控制信号。第一晶体管Tl在逻辑单元83的控制下与栅极移位时钟GCLKl到GCLK6的上升沿 同步地导通，将栅极高电压VGH传输到栅极脉冲调制电路821 IlJ 826的输出端，并与FLK信 号FLK I到FLK III的下降沿同步地截止。第一晶体管Tl的栅极端与逻辑单元83的输出 端连接，第一晶体管Tl的漏极端与栅极脉冲调制电路821到826的输出端连接。第一晶体 管Tl的源极端施加有栅极高电压VGH。第二晶体管T2在逻辑单元83的控制下与FLK信号FLK I到FLKIII的下降沿同 步地导通，将栅极调制高电压VGM传输到栅极脉冲调制电路821 IlJ 826的输出端，并与栅极 移位时钟GCLKl到GCLK6的下降沿同步地截止。第二晶体管T2的栅极端与逻辑单元83的 输出端连接，第二晶体管T2的源极端与栅极脉冲调制电路821到拟6的输出端连接。第二 晶体管T2的漏极端施加有栅极调制高电压VGM。第三晶体管T3在逻辑单元83的控制下与栅极移位时钟GCLKl到GCLK6的下降沿 同步地导通，将栅极低电压VGL传输到栅极脉冲调制电路821 IlJ 826的输出端，并与栅极移 位时钟GCLKl到GCLK6的上升沿同步地截止。第三晶体管T3的栅极端与逻辑单元83的输 出端连接，第三晶体管T3的漏极端与栅极脉冲调制电路821到826的输出端连接。第三晶 体管T3的源极端施加有栅极低电压VGL。时序控制器11可产生四相位栅极移位时钟GCLKl到GCLK4。图10到15是示出四 相位栅极移位时钟GCLKl到GCLK4的栅极脉冲调制方法的视图。图10是示出从时序控制器11输出的单个FLK信号FLK和四相位栅极移位时钟 GCLKl到GCLK4的波形图。参照图10，时序控制器11输出相位依次延迟的四相位栅极移位时钟GCLKl到 GCLK4和具有比栅极移位时钟GCLKl到GCLK4每个的频率都高的频率的单个FLK信号FLK。 栅极移位时钟GCLKl到GCLK4和单个FLK信号FLK在地电压(OV)GND和逻辑电源电压 (3. 3V) Vcc之间变化。在栅极移位时钟GCLKl到GCLK4中，第N (其中在图10中N是从1到4循环取值的 整数)个栅极移位时钟与第(N-I)个栅极移位时钟的后部局部重叠预定时间，并与第(N+1) 个栅极移位时钟的前部局部重叠预定时间。例如，第四栅极移位时钟GCLK4与第三栅极移 位时钟GCLK3的后部局部重叠并与第一栅极移位时钟GCLKl的前部局部重叠。单个FLK信号FLK的时钟与各个栅极移位时钟GCLKl到GCLK4同步。因此，FLK信 号FLK的频率大约为栅极移位时钟GCLKl到GCLK4每一个的频率的四倍。同时，根据本发明实施方式的栅极移位时钟并不限于上述的六相位栅极移位时钟 或后述的四相位栅极移位时钟。例如，时序控制器11可输出单个FLK信号FLK和依次延迟 的I相位(其中I是大于等于2的整数)栅极移位时钟。FLK分割电路21可将单个FLK信 号FLK分割，以输出J(其中J是大于等于2并且小于I的整数)个FLK信号。图11是示出图10中所示的分割单个FLK信号FLK的FLK分割电路21的框图。在图11中，FLK分割电路21包括第一 FLK分割电路31和第二 FLK分割电路32。第一 FLK分割电路31通过使用如图12中所示的与门，对单个FLK信号FLK、第N个栅极移位时钟和第(N+1)个栅极移位时钟进行与操作，由此产生第一到第四FLK信号FLK 1到FLK 4。第一到第四FLK信号FLK 1到FLK 4具有与栅极移位时钟GCLKl到GCLK4相同 的相位差，并大致具有与栅极移位时钟GCLKl到GCLK4相同的频率。就是说，两个相邻FLK 信号之间的相位差与两个相邻的栅极移位时钟之间的相同。第二 FLK分割电路32通过使用如图13中所示的或门，对第一 FLK信号FLK 1和 第三FLK信号FLK 3进行或操作，由此产生第I个FLK信号FLK I，并对第二 FLK信号FLK 2和第四FLK信号FLK 4进行或操作，由此产生第II个FLK信号FLK II。第I和第II个 FLK信号FLK I和FLK II的每一个的频率都为第一到第四FLK信号FLK IFLK 4的每一个 的频率的两倍。图14是示出对图10中所示的四相位栅极移位时钟GCLKl到GCLK4进行电平转换 的电平转换器22的详细电路图。图15是示出由图11中所示的FLK分割电路21分割的 FLK信号FLK I和FLK II以及图14中所示的电平转换器22的输出的波形图。在图14和15中，电平转换器22包括第一到第四栅极脉冲调制电路821到824。栅极脉冲调制电路821到824的每个都供给有FLK信号FLK I和FLK II中的任 意一个以及栅极移位时钟GCLKl到GCLK4中的任意一个。此外，栅极脉冲调制电路821到 824的每个都供给有栅极高电压VGH、栅极调制高电压VGM和栅极低电压VGL。第一栅极脉冲调制电路821响应于第I个FLK信号FLK I和第一栅极移位时钟 GCLKl输出第一栅极脉冲GPM1，并在第I个FLK信号的下降沿与第一栅极移位时钟的下降 沿之间将第一栅极脉冲的电压降低到预定栅极调制高电压。第二栅极脉冲调制电路822响 应于第II个FLK信号FLK II和第二栅极移位时钟GCLK2输出第二栅极脉冲GPM2，并在第 II个FLK信号的下降沿与第二栅极移位时钟的下降沿之间将第二栅极脉冲的电压降低到 栅极调制高电压。第三栅极脉冲调制电路823响应于第I个FLK信号FLK I和第三栅极移 位时钟GCLK3输出第三栅极脉冲GPM3，并在第I个FLK信号的下降沿与第三栅极移位时钟 的下降沿之间将第三栅极脉冲的电压降低到栅极调制高电压。第四栅极脉冲调制电路拟4 响应于第II个FLK信号FLK II和第四栅极移位时钟GCLK4输出第四栅极脉冲GPM4，并在 第II个FLK信号的下降沿与第四栅极移位时钟的下降沿之间将第四栅极脉冲的电压降低 到栅极调制高电压。具体地，栅极脉冲GPMl到GPM4的每个都在栅极高电压VGH与栅极低 电压VGL之间变化并以与栅极移位时钟GCLKl到GCLK4相同的相位差依次延迟。栅极脉冲 GPMl到GPM4的下降沿电压与FLK信号FLK I和FLK II同步地从栅极高电压VGH降低到栅 极调制高电压VGM，然后从栅极调制高电压VGM降低到栅极低电压VGL。栅极脉冲GPMl到 GPM4通过移位寄存器13供给到显示面板组件10中的栅极线。栅极脉冲调制电路821到824的每个都包括逻辑单元83和第一到第三晶体管Tl 到T3。第一和第二晶体管Tl和T2由η型MOS TFT实现，第三晶体管Τ3由ρ型MOS TFT实 现。如上所述，根据本发明的实施方式，可分割从时序控制器输出的单个FLK信号并 通过使用分割的FLK信号调制栅极脉冲的下降沿电压，由此调制彼此重叠的栅极脉冲，而 不改变时序控制器的构造。尽管参照多个示例性的实施方式描述了本发明，但应当理解，所属领域技术人员 能设计出多个其他修改例和实施方式，这落在本发明的原理的范围内。更具体地说，在说明书、附图和所附权利要求的范围内，在组成部件和/或主要组合构造的配置中可进行各种 变化和修改。除了组成部件和/或配置中的变化和修改之外，其他替代使用对于所属领域 技术人员来说也将是显而易见的。
权利要求
1.一种显示装置，包括显示面板，在该显示面板中数据线和栅极线彼此交叉；时序控制器，其构造成输出单个栅极脉冲调制控制信号(FLK信号)和依次延迟的I相 位栅极移位时钟，其中I是大于等于2的整数；FLK分割电路，其构造成分割所述单个FLK信号，以输出J个FLK信号，其中J是大于等 于2并小于I的整数；数据驱动电路，其构造成将数字视频数据转换为数据电压，以将所述数据电压供给到 所述数据线；和栅极驱动电路，其构造成通过对所述栅极移位时钟的电压进行电平转换而产生栅极脉 冲，以响应于所分割的FLK信号调制所述栅极脉冲的下降沿电压，并将所调制的栅极脉冲 依次供给到所述栅极线。
2.根据权利要求1所述的显示装置，其中所述栅极移位时钟彼此至少局部重叠，并且 其中第N个栅极移位时钟与第(N-I)个栅极移位时钟的后部重叠预定时间，并与第(N+1)个栅极移位时钟的前部重叠预定时间，其中N是正整数。
3.根据权利要求2所述的显示装置，其中所述单个FLK信号的频率为每个所述栅极移 位时钟的频率的I倍。
4.根据权利要求3所述的显示装置，其中所述栅极移位时钟包括依次延迟的第一到第 六栅极移位时钟，并且其中所述FLK分割电路包括第一 FLK分割电路，其构造成对所述单个FLK信号、第N个栅极移位时钟和第(N+2)个 栅极移位时钟进行与操作，由此产生第一到第六FLK信号；和第二 FLK分割电路，其构造成对第一 FLK信号和第四FLK信号进行或操作，以产生第I 个FLK信号；对第二 FLK信号和第五FLK信号进行或操作，以产生第II个FLK信号；并对第 三FLK信号和第六FLK信号进行或操作，以产生第III个FLK信号。
5.根据权利要求4所述的显示装置，其中所述第一到第六FLK信号具有与所述栅极移 位时钟相同的相位差，并大致具有与所述栅极移位时钟相同的频率，且其中每个所述第I到第III个FLK信号的频率为每个所述第一到第六FLK信号的频率 的两倍。
6.根据权利要求5所述的显示装置，其中所述栅极驱动电路包括第一栅极脉冲调制电路，其构造成响应于所述第I个FLK信号和第一栅极移位时钟输 出第一栅极脉冲，并在所述第I个FLK信号的下降沿与所述第一栅极移位时钟的下降沿之 间将所述第一栅极脉冲的电压降低到预定栅极调制高电压；第二栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第二栅极移位时钟输 出第二栅极脉冲，并在所述第II个FLK信号的下降沿与所述第二栅极移位时钟的下降沿之 间将所述第二栅极脉冲的电压降低到所述栅极调制高电压；第三栅极脉冲调制电路，其构造成响应于所述第III个FLK信号和第三栅极移位时钟 输出第三栅极脉冲，并在所述第III个FLK信号的下降沿与所述第三栅极移位时钟的下降 沿之间将所述第三栅极脉冲的电压降低到所述栅极调制高电压；第四栅极脉冲调制电路，其构造成响应于所述第I个FLK信号和第四栅极移位时钟输出第四栅极脉冲，并在所述第I个FLK信号的下降沿与所述第四栅极移位时钟的下降沿之 间将所述第四栅极脉冲的电压降低到所述栅极调制高电压；第五栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第五栅极移位时钟输 出第五栅极脉冲，并在所述第II个FLK信号的下降沿与所述第五栅极移位时钟的下降沿之 间将所述第五栅极脉冲的电压降低到所述栅极调制高电压；以及第六栅极脉冲调制电路，其构造成响应于所述第III个FLK信号和第六栅极移位时钟 输出第六栅极脉冲，并在所述第III个FLK信号的下降沿与所述第六栅极移位时钟的下降 沿之间将所述第六栅极脉冲的电压降低到所述栅极调制高电压，其中所述栅极脉冲都在栅极高电压与栅极低电压之间变化并以与所述栅极移位时钟 相同的相位差依次延迟，并且所述栅极调制高电压高于所述栅极低电压并低于所述栅极高 电压。
7.根据权利要求3所述的显示装置，其中所述栅极移位时钟包括依次延迟的第一到第 四栅极移位时钟，并且其中所述FLK分割电路包括第一 FLK分割电路，其构造成对所述单个FLK信号FLK、第N个栅极移位时钟和第(N+1) 个栅极移位时钟进行与操作，由此产生第一到第四FLK信号；和第二 FLK分割电路，其构造成对第一 FLK信号和第三FLK信号进行或操作，以产生第I 个FLK信号；并对第二 FLK信号和第四FLK信号进行或操作，以产生第II个FLK信号。
8.根据权利要求7所述的显示装置，其中所述第一到第四FLK信号具有与所述栅极移 位时钟相同的相位差，并大致具有与所述栅极移位时钟相同的频率，并且其中每个所述第I和第II个FLK信号的频率为每个所述第一到第四FLK信号的频率 的两倍。
9.根据权利要求8所述的显示装置，其中所述栅极驱动电路包括第一栅极脉冲调制电路，其构造成响应于所述第I个FLK信号和第一栅极移位时钟输 出第一栅极脉冲，并在所述第I个FLK信号的下降沿与所述第一栅极移位时钟的下降沿之 间将所述第一栅极脉冲的电压降低到预定栅极调制高电压；第二栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第二栅极移位时钟输 出第二栅极脉冲，并在所述第II个FLK信号的下降沿与所述第二栅极移位时钟的下降沿之 间将所述第二栅极脉冲的电压降低到所述栅极调制高电压；第三栅极脉冲调制电路，其构造成响应于所述第I个FLK信号和第三栅极移位时钟输 出第三栅极脉冲，并在所述第I个FLK信号的下降沿与所述第三栅极移位时钟的下降沿之 间将所述第三栅极脉冲的电压降低到所述栅极调制高电压；以及第四栅极脉冲调制电路，其构造成响应于所述第II个FLK信号和第四栅极移位时钟输 出第四栅极脉冲，并在所述第II个FLK信号的下降沿与所述第四栅极移位时钟的下降沿之 间将所述第四栅极脉冲的电压降低到所述栅极调制高电压，其中所述栅极脉冲都在栅极高电压与栅极低电压之间变化并以与所述栅极移位时钟 相同的相位差依次延迟，并且所述栅极调制高电压高于所述栅极低电压并低于所述栅极高 电压。
10.根据权利要求1所述的显示装置，其中所述显示装置是液晶显示器(LCD)、有机发光二极管(OLED)显示器和电泳显示器(EPD)中的任意一个。
11.一种用于控制显示装置中的栅极脉冲调制的方法，所述显示装置包括显示面板， 在该显示面板中数据线和栅极线彼此交叉；时序控制器，其构造成输出单个栅极脉冲调制 控制信号(FLK信号)和依次延迟的I相位栅极移位时钟，其中I是大于等于2的整数；和 数据驱动电路，其构造成将数字视频数据转换为数据电压，以将所述数据电压供给到所述 数据线，所述方法包括如下步骤分割所述单个FLK信号，以输出J个FLK信号，其中J是大于等于2并小于I的整数；以及通过对所述栅极移位时钟的电压进行电平转换而产生栅极脉冲，响应于所分割的FLK 信号调制所述栅极脉冲的下降沿电压，并将所调制的栅极脉冲依次供给到所述栅极线。
12.根据权利要求11所述的方法，其中所述栅极移位时钟彼此至少局部重叠，且 其中第N个栅极移位时钟与第(N-I)个栅极移位时钟的后部重叠预定时间，并与第(N+1)个栅极移位时钟的前部重叠预定时间，其中N是正整数。
13.根据权利要求12所述的方法，其中所述单个FLK信号的频率为每个所述栅极移位 时钟的频率的I倍。
14.根据权利要求13所述的方法，其中所述栅极移位时钟包括依次延迟的第一到第六 栅极移位时钟，并且其中分割所述单个FLK信号的步骤包括对所述单个FLK信号、第N个栅极移位时钟和第(N+幻个栅极移位时钟进行与操作，由 此产生第一到第六FLK信号；和对第一 FLK信号和第四FLK信号进行或操作，以产生第I个FLK信号；对第二 FLK信号 和第五FLK信号进行或操作，以产生第II个FLK信号；并对第三FLK信号和第六FLK信号 进行或操作，以产生第III个FLK信号。
15.根据权利要求14所述的方法，其中所述第一到第六FLK信号具有与所述栅极移位 时钟相同的相位差，并大致具有与所述栅极移位时钟相同的频率，并且其中每个第I到第III个FLK信号的频率为每个所述第一到第六FLK信号的频率的两倍。
16.根据权利要求15所述的方法，其中产生所述栅极脉冲的步骤包括响应于所述第I个FLK信号和第一栅极移位时钟输出第一栅极脉冲，并在所述第I个 FLK信号的下降沿与所述第一栅极移位时钟的下降沿之间将所述第一栅极脉冲的电压降低 到预定栅极调制高电压；响应于所述第II个FLK信号和第二栅极移位时钟输出第二栅极脉冲，并在所述第II 个FLK信号的下降沿与所述第二栅极移位时钟的下降沿之间将所述第二栅极脉冲的电压 降低到所述栅极调制高电压；响应于所述第III个FLK信号和第三栅极移位时钟输出第三栅极脉冲，并在所述第III 个FLK信号的下降沿与所述第三栅极移位时钟的下降沿之间将所述第三栅极脉冲的电压 降低到所述栅极调制高电压；响应于所述第I个FLK信号和第四栅极移位时钟输出第四栅极脉冲，并在所述第I个 FLK信号的下降沿与所述第四栅极移位时钟的下降沿之间将所述第四栅极脉冲的电压降低到所述栅极调制高电压；响应于所述第II个FLK信号和第五栅极移位时钟输出第五栅极脉冲，并在所述第II 个FLK信号的下降沿与所述第五栅极移位时钟的下降沿之间将所述第五栅极脉冲的电压 降低到所述栅极调制高电压；以及响应于所述第III个FLK信号和第六栅极移位时钟输出第六栅极脉冲，并在所述第III 个FLK信号的下降沿与所述第六栅极移位时钟的下降沿之间将所述第六栅极脉冲的电压 降低到所述栅极调制高电压，其中所述栅极脉冲都在栅极高电压与栅极低电压之间变化并以与所述栅极移位时钟 相同的相位差依次延迟，并且所述栅极调制高电压高于所述栅极低电压并低于所述栅极高 电压。
17.根据权利要求13所述的方法，其中所述栅极移位时钟包括依次延迟的第一到第四 栅极移位时钟，并且其中分割所述单个FLK信号的步骤包括对所述单个FLK信号FLK、第N个栅极移位时钟和第(N+1)个栅极移位时钟进行与操 作，由此产生第一到第四FLK信号；和对第一 FLK信号和第三FLK信号进行或操作，以产生第I个FLK信号；并对第二 FLK信 号和第四FLK信号进行或操作，以产生第II个FLK信号。
18.根据权利要求17所述的方法，其中所述第一到第四FLK信号具有与所述栅极移位 时钟相同的相位差，并大致具有与所述栅极移位时钟相同的频率，并且其中每个所述第I和第II个FLK信号的频率为每个所述第一到第四FLK信号的频率 的两倍。
19.根据权利要求18所述的方法，其中产生所述栅极脉冲的步骤包括响应于所述第I个FLK信号和第一栅极移位时钟输出第一栅极脉冲，并在所述第I个 FLK信号的下降沿与所述第一栅极移位时钟的下降沿之间将所述第一栅极脉冲的电压降低 到预定栅极调制高电压；响应于所述第II个FLK信号和第二栅极移位时钟输出第二栅极脉冲，并在所述第II 个FLK信号的下降沿与所述第二栅极移位时钟的下降沿之间将所述第二栅极脉冲的电压 降低到所述栅极调制高电压；响应于所述第I个FLK信号和第三栅极移位时钟输出第三栅极脉冲，并在所述第I个 FLK信号的下降沿与所述第三栅极移位时钟的下降沿之间将所述第三栅极脉冲的电压降低 到所述栅极调制高电压；以及响应于所述第II个FLK信号和第四栅极移位时钟输出第四栅极脉冲，并在所述第II 个FLK信号的下降沿与所述第四栅极移位时钟的下降沿之间将所述第四栅极脉冲的电压 降低到所述栅极调制高电压；其中所述栅极脉冲都在栅极高电压与栅极低电压之间变化并以与所述栅极移位时钟 相同的相位差依次延迟，并且所述栅极调制高电压高于所述栅极低电压并低于所述栅极高 电压。
全文摘要
公开一种显示装置及控制其栅极脉冲调制的方法。该显示装置包括显示面板，在该显示面板中数据线和栅极线彼此交叉；时序控制器，其构造成输出单个栅极脉冲调制控制信号(FLK信号)和依次延迟的I相位栅极移位时钟，其中I是大于等于2的整数；FLK分割电路，其构造成分割单个FLK信号，以输出J个FLK信号，其中J是大于等于2并小于I的整数；数据驱动电路，其构造成将数字视频数据转换为数据电压，以将数据电压供给到所述数据线；和栅极驱动电路，其构造成通过对栅极移位时钟的电压进行电平转换而产生栅极脉冲，以响应于所分割的FLK信号调制栅极脉冲的下降沿电压，并将所调制的栅极脉冲依次供给到栅极线。
文档编号G09G3/36GK102110405SQ20101027452
公开日2011年6月29日 申请日期2010年9月3日 优先权日2009年12月24日
发明者赵南旭 申请人:乐金显示有限公司