专利名称：移位寄存器单元、栅极驱动电路和显示装置的制作方法
技术领域：
本发明涉及显示驱动技术，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术：
在显示驱动技术中，扫描线(scan line)和数据线(data line)交叉构成有源矩阵(active matrix) 0扫描线的驱动电路通常由移位寄存器(shift register)来实现， 移位寄存器按照类型可以分为动态移位寄存器和静态移位寄存器，动态移位寄存器的结构相对简单，需要较少数量的薄膜晶体管(Thin Film Transistor ；以下简称TFT)器件，但其功耗较大，且工作频率带宽有限；而静态移位寄存器需要较多的TFT器件，但其工作带宽大、功耗较低。在对移位寄存器的性能进行考量时，需要综合考虑其功耗、可靠性和面积等的因素，但随着显示面板尺寸的逐渐增大，功耗和可靠性已成为移位寄存器的重要性能参数指标。图IA为现有技术一中移位寄存器单元的结构示意图，图IB为现有技术一中移位寄存器单元的工作时序图，如图IA和图IB所示，现有技术一通过连接在输出端和复位驱动管M5的栅极之间的反馈管M4来实现M5的自动关断。具体地，在输出端求值阶段，ckl为高电平，输出为低电平，则M4开启，进而使得M5关断；在输出端复位阶段，ckl为低电平，使得 M3打开，进而使得M5导通，对输出端进行充电。图2A为现有技术二中移位寄存器单元的结构示意图，图2B为现有技术二中移位寄存器单元的工作时序图，如图2A和图2B所示，现有技术二采用反相时钟控制，将反馈管M5连接在输出端和VDD之间。在输出端求值阶段，输出变为低电平，M5导通并关断M1，使得输出端维持在低电平；在输出端复位阶段，CLK变为低电平，将M3导通，进而使得Ml导通，由VDD对输出端进行充电。然而，由于输出端连接有负载，其电位变化的速度较慢；对于现有技术一来说，在输出端求值阶段，输出端从高电平变为低电平需要一段时间，且只有输出端电压低于预设的阈值电压时，M4才能被导通，则在M4导通之前，M5仍处于导通状态，进而存在由VDD通过M5、M2到VSS的直流通路；对于现有技术二来说，在输出端复位阶段，输出端从低电平变为高电平需要一段时间，则M5未及时关断，进而存在由VDD通过M5、M3到VSS的直流通路。 直流通路的存在导致产生额外的瞬态电流，进而增加了移位寄存器的功耗。
发明内容
本发明提供一种移位寄存器单元、栅极驱动电路和显示装置，以消除直流通路，降低瞬态电流，降低移位寄存器的功耗。本发明提供一种移位寄存器单元，包括输入模块，用于输入第一时钟信号、第二时钟信号、帧起始信号、高电压信号和低电压信号；其中，在一个帧时间间隔内，所述第一时钟信号与所述第二时钟信号的反相信号相同；
处理模块，与所述输入模块相连，包括多个薄膜晶体管，用于根据所述第一时钟信号、所述第二时钟信号和所述帧起始信号生成栅极驱动信号，并控制所述多个薄膜晶体管形成的第一节点和第二节点之间构成电压变化的正反馈，以及时切断由所述高电压信号的输入端、所述低电压信号的输入端和至少一个薄膜晶体管形成的瞬态直流通路；输出模块，与所述处理模块相连，用于将所述处理模块生成的所述栅极驱动信号发送出去。本发明提供一种栅极驱动电路，包括顺次连接的η个移位寄存器单元，其中η为正整数，所述移位寄存器单元采用上述移位寄存器单元；第i个移位寄存器单元的输出模块与第i+Ι个移位寄存器单元的输入模块连接， 以将所述第i个移位寄存器单元输出的栅极驱动信号输入到所述第i+ι个移位寄存器单元中，作为所述第i+ι个移位寄存器单元的帧起始信号；其中，i e [l，n)且i为正整数；一个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，其第二时钟信号输入端输入第二时钟信号，与所述移位寄存器单元相邻的上一个和下一个移位寄存器单元的第一时钟信号输入端均输入第二时钟信号，与所述移位寄存器单元相邻的上一个和下一个移位寄存器单元的第二时钟信号输入端均输入第一时钟信号；其中，所述η个移位寄存器单元中的第一个移位寄存器单元的输入模块连接外部的帧起始输入信号。本发明提供一种显示装置，包括上述栅极驱动电路。本发明提供的移位寄存器单元、栅极驱动电路和显示装置，通过设置输入模块、处理模块和输出模块，在根据时钟信号生成栅极驱动信号的同时，对薄膜晶体管之间形成的第一节点和第二节点进行控制，使得第一节点和第二节点之间构成电压变化的正反馈，以实现将高电压信号的输入端、低电压信号的输入端和至少一个薄膜晶体管形成的瞬态直流通路及时切断，从而降低瞬态电流，降低移位寄存器单元的功耗。
图IA为现有技术一中移位寄存器单元的结构示意图；图IB为现有技术一中移位寄存器单元的工作时序图；图2Α为现有技术二中移位寄存器单元的结构示意图；图2Β为现有技术二中移位寄存器单元的工作时序图；图3为本发明提供的移位寄存器单元实施例一的结构示意图；图4为本发明提供的移位寄存器单元实施例二的结构示意图；图5为本发明提供的移位寄存器单元实施例三的结构示意图；图6为本发明提供的移位寄存器单元实施例三的工作时序示意图；图7为本发明提供的移位寄存器单元实施例三中求值阶段产生的瞬态电流的仿真实验结果示意图；图8为本发明提供的移位寄存器单元实施例三中复位阶段产生的瞬态电流的仿真实验结果示意图；图9为本发明提供的栅极驱动电路实施例一的结构示意图；图10为本发明提供的栅极驱动电路实施例二的结构示意图11为本发明提供的栅极驱动电路实施例二的工作时序示意图。附图标记I-输入模块；2-处理模块； 3-输出模块；21-栅极驱动信号生成单元； 22-反馈控制单元。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图3为本发明提供的移位寄存器单元实施例一的结构示意图，如图3所示，本实施例提供了一种移位寄存器单元，可以包括输入模块1、处理模块2和输出模块3。其中，输入模块1用于输入信号，该信号可以包括第一时钟信号、第二时钟信号、帧起始信号、高电压信号和低电压信号；其中，在一个帧时间间隔内，所述第一时钟信号与所述第二时钟信号的反相信号相同。处理模块2与输入模块1相连，包括多个薄膜晶体管，用于根据所述第一时钟信号、所述第二时钟信号和所述帧起始信号生成栅极驱动信号，并控制所述多个薄膜晶体管形成的第一节点和第二节点之间构成电压变化的正反馈，以及时切断由所述高电压信号的输入端、所述低电压信号的输入端和至少一个薄膜晶体管形成的瞬态直流通路。输出模块3与处理模块2相连，用于将处理模块2生成的所述栅极驱动信号发送出去。本实施例提供了一种移位寄存器单元，通过设置输入模块、处理模块和输出模块， 在根据时钟信号生成栅极驱动信号的同时，对薄膜晶体管之间形成的第一节点和第二节点进行控制，使得第一节点和第二节点之间构成电压变化的正反馈，以实现将高电压信号的输入端、低电压信号的输入端和至少一个薄膜晶体管形成的瞬态直流通路及时切断，从而降低瞬态电流，降低移位寄存器单元的功耗。图4为本发明提供的移位寄存器单元实施例二的结构示意图，如图4所示，本实施例提供了一种移位寄存器单元，其在上述图3所示的基础之上，处理模块2可以具体包括栅极驱动信号生成单元21和反馈控制单元22。其中，栅极驱动信号生成单元21用于与输入模块1相连，可以至少包括求值薄膜晶体管和复位薄膜晶体管，所述求值薄膜晶体管的导通或关断由第一节点驱动，所述复位薄膜晶体管的导通或关断由第二节点驱动，用于根据所述第一时钟信号、所述第二时钟信号和所述帧起始信号生成栅极驱动信号。反馈控制单元22用于与栅极驱动信号生成单元21相连，可以包括第一控制薄膜晶体管和第二控制薄膜晶体管，用于控制所述第一节点和所述第二节点之间构成电压变化的正反馈，以及时切断由所述高电压信号的输入端、至少一个薄膜晶体管和所述低电压信号的输入端形成的瞬态直流通路。图5为本发明提供的移位寄存器单元实施例三的结构示意图，如图5所示，本实施例提供的移位寄存器单元在上述实施例的基础之上，输入模块可以具体包括初始信号输入端(IN)、第一时钟信号输入端(CLKB)、第二时钟信号输入端(CLK)、高电压信号输入端 (VDD)和低电压信号输入端(VSS)。其中，初始信号输入端(IN)用于输入帧起始信号；第一时钟信号输入端(CLKB)用于输入第一时钟信号；第二时钟信号输入端(CLK)用于输入第二时钟信号；高电压信号输入端(VDD)用于输入高电压信号；低电压信号输入端(VSS)用于输入低电压信号。本实施例中的移位寄存器单元中的输出模块可以具体包括输出端(OUT)， 输出端(OUT)用于将栅极驱动信号生成单元生成的所述栅极驱动信号发送出去，并将所述栅极驱动信号输入到相邻的下一个移位寄存器单元的初始信号输入端(IN)。具体地，本实施例提供的移位寄存器单元中的栅极驱动信号生成单元可以具体包括第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4和第五薄膜晶体管M5。其中，第一薄膜晶体管Ml的栅极与第二时钟信号输入端(CLK)连接，第一薄膜晶体管Ml的源极与初始信号输入端(IN)连接。第二薄膜晶体管M2可以具体为本实施例中的求值薄膜晶体管，第二薄膜晶体管M2的源极与输出模块的输出端(OUT)连接，第二薄膜晶体管M2的漏极与第一时钟信号输入端(CLKB)连接。第三薄膜晶体管M3的栅极与第二时钟信号输入端(CLK)连接，第三薄膜晶体管M3的源极与低电压信号输入端(VSS) 连接。第四薄膜晶体管M4的栅极与第一时钟信号输入端(CLKB)连接。第五薄膜晶体管M5 可以具体为本实施例中的复位薄膜晶体管，其源极与输出端(OUT)连接，第五薄膜晶体管 M5的漏极与高电压信号输入端(VDD)连接。如图5所示，本实施例提供的移位寄存器单元中的反馈控制单元可以具体包括第六薄膜晶体管M6和第七薄膜晶体管M7。其中，第六薄膜晶体管M6的源极与所述高电压信号输入端(VDD)连接；第七薄膜晶体管M7的漏极与高电压信号输入端(VDD)连接。进一步地，如图5所示，在本实施例中，第一薄膜晶体管Ml的漏极、第二薄膜晶体管M2的栅极、第六薄膜晶体管M6的漏极与第七薄膜晶体管M7的栅极的汇聚处形成第一节点Ni。第四薄膜晶体管M4的漏极、第六薄膜晶体管M6的栅极与第七薄膜晶体管M7的源极的汇聚处形成所述第二节点N2。第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的源极和第五薄膜晶体管M5的栅极的汇聚处形成第三节点N3。图6为本发明提供的移位寄存器单元实施例三的工作时序示意图，如图6所示，在本实施例中，移位寄存器单元的输入信号为两个相位相反、占空比为50%的第一时钟信号 XCLKB和第二时钟信号)(CLK，其分别输入到移位寄存器单元的第一时钟信号输入端(CLKB) 和第二时钟信号输入端(CLK)中。本实施例中的相邻两个移位寄存器单元的时钟信号互为反相，即假设一个移位寄存器单元的第一时钟信号输入端(CLKB)输入外部的第一时钟信号)(CLKB，其第二时钟信号输入端(CLK)输入外部的第二时钟信号)(CLK，则与该移位寄存器单元相邻的上一个移位寄存器单元的第一时钟信号输入端(CLKB)输入外部的第二时钟信号)(CLK，其第二时钟信号输入端(CLK)输入外部的第一时钟信号)(CLKB，且与该移位寄存器单元相邻的下一个移位寄存器单元的第一时钟信号输入端(CLKB)也输入外部的第二时钟信号)(CLK，其第二时钟信号输入端(CLK)也输入外部的第一时钟信号)(CLKB。高电平信号 VDD则输入到移位寄存器单元的高电压信号输入端(VDD)，低电平信号VSS则输入到移位寄存器单元的低电压信号输入端(VSS)，帧起始信号STV则输入到第一个移位寄存器单元的初始信号输入端(IN)，其余移位寄存器单元的初始信号输入端(IN)输入的是相邻的上一个移位寄存器单元的输出端(OUT)的输出信号。进一步地，在本实施例提供的移位寄存器单元还可以包括各薄膜晶体管各自对应的备份薄膜晶体管，即第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6和第七薄膜晶体管M7还分别设置
7有对应的备份薄膜晶体管，各备份薄膜晶体管的连接方式分别与对应的薄膜晶体管的连接方式相同。即移位寄存器单元中可以设置有与第一薄膜晶体管Ml的连接方式相同的对应的备份薄膜晶体管Ml’，即Ml’的栅极与第二时钟信号输入端连接，Ml’的源极与初始信号输入端连接；可以设置有与第二薄膜晶体管M2的连接方式相同的对应的备份薄膜晶体管 M2’，即M2’的源极与输出模块的输出端连接，M2’的漏极与第一时钟信号输入端连接；可以设置有与第三薄膜晶体管M3的连接方式相同的对应的备份薄膜晶体管M3’，即M3’的栅极与第二时钟信号输入端连接，M3’的源极与所述低电压信号输入端连接；可以设置有与第四薄膜晶体管M4的连接方式相同的对应的备份薄膜晶体管M4’，即M4’的栅极与第一时钟信号输入端连接；可以设置有与第五薄膜晶体管M5的连接方式相同的对应的备份薄膜晶体管M5’，即M5’的源极与输出端连接，M5’的漏极与高电压信号输入端连接；可以设置有与第六薄膜晶体管M6的连接方式相同的对应的备份薄膜晶体管M6’，即M6’的源极与高电压信号输入端连接；可以设置有与第七薄膜晶体管M7的连接方式相同的对应的备份薄膜晶体管M7’，即M7’的漏极与高电压信号输入端连接。进一步地，本实施例提供的移位寄存器单元还可以包括充电电容C，该充电电容C 的一端与第一节点m相连，另一端与输出端(OUT)连接。当薄膜晶体管M2的尺寸足够大时，由于Cgd可以在一个周期内保持第一节点m的电压，则本实施例中的充电电容c的功能可以由薄膜晶体管M2本身的寄生电容Cgd来替代，以进一步节省移位寄存器单元的面积。需要指出的是，本实施例中的第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6和第七薄膜晶体管 M7均可以通过低电平导通的P型晶体管或高电平导通的N型晶体管来实现，本实施例中以采用P型晶体管为例进行说明。继续参照上述图5和图6，本实施例中的移位寄存器单元中的各薄膜晶体管M1-M7 均为低电平导通，高电平关断。此处以第一个移位寄存器单元为例进行说明，该移位寄存器单元中的第一时钟信号输入端(CLKB)输入第一时钟信号)(CLKB，其第二时钟信号输入端 (CLK)输入第一时钟信号)(CLK，其初始信号输入端(IN)输入帧初始信号STV。在初始状态下，第一时钟信号输入端(CLKB)和第二时钟信号输入端(CLK)输入的信号均为低电平，初始信号输入端(IN)输入的信号为高电平。则在t 1阶段，第一薄膜晶体管Ml在第二时钟信号输入端(CLK)的低电平驱动下导通，而此时初始信号输入端(IN) 为高电平，进而将第一节点W的电位充为高电平，第一节点W的高电平驱动第二薄膜晶体管M2和第七薄膜晶体管M7关断。第四薄膜晶体管M4在第一时钟信号输入端(CLKB)的低电平驱动下导通，第三薄膜晶体管M3在第二时钟信号输入端(CLK)的低电平驱动下导通， 进而将第三节点N3与低电压信号输入端(VSQ连通，使得第三节点N3的电位为低电平，同时也使得第二节点N2也为低电平。第五薄膜晶体管M5则在第三节点N3的低电平驱动下导通，则输出端(OUT)被高电压信号输入端(VDD)充为高电平。第六薄膜晶体管M6在第二节点N2的低电平驱动下导通。因此，在tl阶段，晶体管机、10、114』5、116处于开启状态， 而晶体管M2、M7处于关断状态，内部节点m为高电平，内部节点N2和N3为低电平，并输出高电平。由于晶体管M2处于关断状态，则消除了从VDD通过M2和M5到VSS的直流通路， 且由于晶体管M7处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。
在t 2阶段，第一时钟信号输入端(CLKB)输入的信号为高电平，第二时钟信号输入端(CLK)输入的信号为低电平，初始信号输入端(IN)为高电平。第一薄膜晶体管Ml在第二时钟信号输入端(CLK)的低电平驱动下导通，而此时初始信号输入端(IN)为高电平， 进而将第一节点W的电位充为高电平，第一节点W的高电平驱动第二薄膜晶体管M2和第七薄膜晶体管M7关断。第三薄膜晶体管M3也在第二时钟信号输入端(CLK)的低电平驱动下导通，进而将第三节点N3与低电压信号输入端(VSQ连通，使得第三节点N3的电位为低电平，进而驱动第五薄膜晶体管M5导通，则输出端(OUT)被高电压信号输入端(VDD)充为高电平。第一时钟信号输入端(CLKB)输入的信号为高电平，则驱动第四薄膜晶体管M4关断，使得第二节点N2和第三节点N3之间的连接断开，但由于第二节点N2此时仍维持tl阶段的低电平，则第六薄膜晶体管M6在N2的低电平驱动下导通，以加快第一节点m充到高电平的速度。因此，在t2阶段，晶体管M1、M3、M5、M6处于开启状态，而晶体管M2、M4、M7处于关断状态，内部节点W为高电平，内部节点N2和N3为低电平，并输出高电平。由于晶体管M4和M7处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。在t3阶段，第一时钟信号输入端(CLKB)输入的信号为低电平，第二时钟信号输入端(CLK)输入的信号为高电平，初始信号输入端(IN)为高电平。第二时钟信号输入端 (CLK)的高电平驱动第一薄膜晶体管Ml和第三薄膜晶体管M3关断，则第一节点m仍维持高电平，第三节点N3仍维持低电平，第三节点N3的低电平驱动第五薄膜晶体管M5导通，则输出端(OUT)维持高电平输出。第一时钟信号输入端0ΧΚΒ)输入的信号为低电平，第四薄膜晶体管M4在第一时钟信号输入端(CLKB)的低电平驱动下导通，第二节点N2和第三节点N3之间连通，则第二节点N2也维持低电平。第二节点N2的低电平驱动第六薄膜晶体管 M6导通，第六薄膜晶体管M6的导通使得第一节点m继续保持高电平，第一节点m的高电平又驱动第二薄膜晶体管M2和第七薄膜晶体管M7关断，第七薄膜晶体管M7关断使得第二节点N2继续保持低电平。因此，在t3阶段，晶体管M4、M5、M6处于开启状态，而晶体管Ml、 M2、M3、M7处于关断状态，内部节点m为高电平，内部节点N2和N3为低电平，并输出高电平。由于晶体管M2处于关断状态，则消除了从VDD通过M2和M5到VSS的直流通路，且由于晶体管M7处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。在t4阶段，第一时钟信号输入端(CLKB)输入的信号为高电平，第二时钟信号输入端(CLK)输入的信号为低电平，初始信号输入端(IN)为低电平，此时间段为移位寄存器单元的预冲阶段。第二时钟信号输入端(CLK)的低电平驱动第一薄膜晶体管Ml和第三薄膜晶体管M3导通，则在初始信号输入端(IN)的低电平的作用下传输低电平到第一节点m，进而对充电电容C进行充电，并驱动第二薄膜晶体管M2导通，第三节点N3在低电压信号输入端 (VSS)的低电平作用下维持低电平。第一时钟信号输入端(CLKB)的高电平驱动第四薄膜晶体管M4关断，则切断了内部结点N2和N3之间的通路，使得第二节点N2维持高电平。第二节点N2的高电平驱动第六薄膜晶体管M6关断，则进一步使得m保持低电平，第一节点m 的低电平又驱动第七薄膜晶体管M7导通，在VDD的作用下使得第二节点N2继续保持高电平。第三节点N3的低电平驱动第五薄膜晶体管M5导通，进而传输高电平到输出端(OUT)。 因此，在t4阶段，晶体管Ml、M2、M3、M5、M7处于开启状态，而晶体管M4、M6处于关断状态， 内部节点m和N3为低电平，内部节点N2为高电平，并输出高电平。由于晶体管M4处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。
在t5阶段，第一时钟信号输入端(CLKB)输入的信号为低电平，第二时钟信号输入端(CLK)输入的信号为高电平，初始信号输入端(IN)为高电平，此时间段为移位寄存器单元的求值阶段。第二时钟信号输入端(CLK)的高电平驱动第一薄膜晶体管Ml和第三薄膜晶体管M3关断，则第一节点m浮空，在预冲阶段充电电容c两端的电压差使得第一节点m 电压下降，消除m的浮空状态，从而使得第二薄膜晶体管M2和第七薄膜晶体管M7导通，第七薄膜晶体管M7导通加速了第二节点N2升为高电平，第二节点N2的高电平又驱动第六薄膜晶体管M6关断，以切断内部节点m与VDD之间的通路，防止VDD对m进行充电，同时也加快了 W的电压下降。第一时钟信号输入端(CLKB)的低电平驱动第四薄膜晶体管M4导通，则连通了内部结点N2和N3之间的通路，第二节点N2的高电平快速传输到第三节点N3， 第三节点N3的高电平则快速使得第五薄膜晶体管M5关断，从而及时切断从VDD通过M2和 M5到VSS的直流通路。而M2的导通使得第一时钟信号输入端(CLKB)的低电平迅速传输到输出端(OUT)。因此，在15阶段，晶体管112^4^7处于开启状态，而晶体管机、10』5、16 处于关断状态，内部节点W为低电平，内部节点N2和N3为高电平，并输出高电平。由于晶体管M4和M7处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。在t6阶段，第一时钟信号输入端(CLKB)输入的信号为高电平，第二时钟信号输入端(CLK)输入的信号为低电平，初始信号输入端(IN)为高电平，此时间段为移位寄存器单元的复位阶段。第二时钟信号输入端(CLK)的低电平驱动第一薄膜晶体管Ml和第三薄膜晶体管M3导通，则在初始信号输入端(IN)的高电平的作用下传输高电平到第一节点m，并驱动第二薄膜晶体管M2关断，第三薄膜晶体管M3导通后，第三节点N3在低电压信号输入端(VSS)的低电平作用下维持低电平。第一时钟信号输入端(CLKB)的高电平驱动第四薄膜晶体管M4关断，则切断了内部结点N2和N3之间的通路，使得第二节点N2维持高电平。 第二节点N2的高电平驱动第六薄膜晶体管M6关断，第一节点m的高电平又驱动第七薄膜晶体管M7关断。第三节点N3的低电平驱动第五薄膜晶体管M5导通，进而传输高电平到输出端(OUT)。因此，在t6阶段，晶体管M1、M3、M5处于开启状态，而晶体管M2、M4、M6、M7处于关断状态，内部节点N3为低电平，内部节点m和N2为高电平，并输出高电平。由于晶体管M4和M7处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。在t7阶段，第一时钟信号输入端(CLKB)输入的信号为低电平，第二时钟信号输入端(CLK)输入的信号为高电平，初始信号输入端(IN)为高电平。第一时钟信号输入端 (CLKB)的低电平驱动第四薄膜晶体管M4导通，则连通了内部结点N2和N3之间的通路，第二节点N2被第三节点的低电平拉低，第二节点N2的低电平又驱动第六薄膜晶体管M6导通，进一步拉高第一节点m的电平。第一节点m的高电平使得第二薄膜晶体管M2和第七薄膜晶体管M7关断。第二时钟信号输入端(CLK)的高电平驱动第一薄膜晶体管Ml和第三薄膜晶体管M3关断。第三节点N 3维持低电平，使得第五薄膜晶体管M5导通，从而使得VDD 的高电平迅速传输到输出端(OUT)。因此，在t7阶段，晶体管M4、M5、M6处于开启状态，而晶体管Ml、M2、M3、M7处于关断状态，内部节点N2和N3为低电平，内部节点附为高电平， 并输出高电平。由于晶体管M7处于关断状态，也消除了从VDD通过M7、M4和M3到VSS的直流通路。如图7和图8所示分别为本实施例提供的移位寄存器单元实施例三中求值阶段和复位阶段产生的瞬态电流的仿真实验结果示意图，其中，虚线表示采用现有技术中的移位寄存器单元的结构而产生的瞬态电流情况，实线表示采用本实施例中的移位寄存器单元的结构而产生的瞬态电流情况，可以看出，本实施例提供的移位寄存器单元在求值阶段和复位阶段所产生的瞬态电流均大大低于现有技术。经过仿真实验结果的比较，驱动一个M0RGBX320的有源OLED像素矩阵，采用本实施例的移位寄存器单元的结构所消耗的平均电流约为18uA/帧，而采用现有技术中的移位寄存器单元的结构消耗的平均电流约为 33. 5uA/帧。二者相比，本发明可以节省46%的平均功耗。本实施例通过在移位寄存器单元中增加第六薄膜晶体管M6和第七薄膜晶体管 M7，控制驱动第二薄膜晶体管M2的第一节点m和驱动第五薄膜晶体管M5的第二节点N2 之间构成一个正反馈，即当第一节点W的电压开始下降时，驱动第七薄膜晶体管M7导通， 第七薄膜晶体管M7的导通导致第二节点N2的电压升高，而第二节点N2的电压的升高使得第六薄膜晶体管M6关断，第六薄膜晶体管M6的关断又进一步加速了第一节点m的电压下降，反之亦然；从而使得内部节点的电压能够快速复位，且本实施例在第一节点W或第二节点N2的电压发生变化的初期，便触发正反馈的形成，以加速两个节点电压的落位，及时将直流通路的瞬态电流切断，避免了现有技术中将输出端的电压变化来作为反馈原因所导致的瞬态电流的产生。同时，本实施例利用第四薄膜晶体管M4来隔离内部节点N2和N3，也避免了从VDD通过M7和M3到VSS所产生的漏电通路。图9为本发明提供的栅极驱动电路实施例一的结构示意图，如图9所示，本实施例提供了一种栅极驱动电路，可以包括顺次连接的η个移位寄存器单元，其中η为正整数，本实施例中的每个移位寄存器单元可以采用上述图3、图4或图5所示的实施例中所述的任一移位寄存器单元。其中，第i个移位寄存器单元SRi的输出模块3与第i+Ι个移位寄存器单元的输入模块1连接，以将所述第i个移位寄存器单元输出的栅极驱动信号输入到所述第 i+Ι个移位寄存器单元中，作为所述第i+Ι个移位寄存器单元的帧起始信号；其中，i e [1， η)且i为正整数。且其中一个移位寄存器单元的第一时钟信号输入端输入第一时钟信号， 其第二时钟信号输入端输入第二时钟信号，与所述移位寄存器单元相邻的上一个和下一个移位寄存器单元的第一时钟信号输入端均输入第二时钟信号，与所述移位寄存器单元相邻的上一个和下一个移位寄存器单元的第二时钟信号均输入端输入第一时钟信号。图10为本发明提供的栅极驱动电路实施例二的结构示意图，如图10所示，本实施例提供了一种具体的栅极驱动电路，本实施例提供的栅极驱动电路也可以包括顺次连接的 η个移位寄存器单元，其中η为正整数，本实施例中的每个移位寄存器单元可以采用上述图 3、图4或图5所示的实施例中所述的任一移位寄存器单元。其中，每个移位寄存器单元的高电压信号输入端(VDD)均连接外部提供的高电压信号VDD，每个移位寄存器单元的低电压信号输入端(VSQ均连接外部提供的低电压信号VSS。第1个移位寄存器单元SR1W第一时钟信号输入端(CLKB)连接外部提供的第一时钟信号)(CLKB，第1个移位寄存器单元SR1的第二时钟信号输入端(CLK)连接外部提供的第二时钟信号)(CLK ；则第2个移位寄存器单元SR2的第一时钟信号输入端(CLKB)连接外部提供的第二时钟信号)(CLK，第2个移位寄存器单元的第二时钟信号输入端(CLK)连接外部提供的第一时钟信号)(CLKB ；第3个移位寄存器单元SR3的第一时钟信号输入端(CLKB) 连接外部提供的第一时钟信号)(CLKB，第3个移位寄存器单元SIi3的第二时钟信号输入端 (CLK)连接外部提供的第二时钟信号)(CLK。依次类推，当j为奇数时，第j个移位寄存器单
11元SI^.的第一时钟信号输入端(CLKB)连接外部提供的第一时钟信号)(CLKB，第j个移位寄存器单元SI^.的第二时钟信号输入端(CLK)连接外部提供的第二时钟信号)(CLK。当j为偶数时，第j个移位寄存器单元SI^.的第一时钟信号输入端(CLKB)连接外部提供的第二时钟信号)(CLK，第j个移位寄存器单元SI^W第二时钟信号输入端(CLK)连接外部提供的第一时钟信号)(CLKB。当然，如果第一个移位寄存器单元SR1的第一时钟信号输入端(CLKB)连接外部提供的第二时钟信号)(CLK，第一个移位寄存器单元SR1的第二时钟信号输入端(CLK)连接外部提供的第一时钟信号)(CLKB，则后续其他移位寄存器单元的输入端(CLKB)和(CLK) 的连接方式与上述所述相反。第1个移位寄存器单元的初始信号输入端(IN)连接外部提供的帧起始输入信号 STV。而第1个移位寄存器单元的输出模块的输出端(OUT)与第2个移位寄存器单元的输入模块中的初始信号输入端(IN)连接，以将第1个移位寄存器单元输出的栅极驱动信号输入到第2个移位寄存器单元中，作为第2个移位寄存器单元的帧起始信号。而第2个移位寄存器单元的输出模块的输出端(OUT)与第3个移位寄存器单元的输入模块中的初始信号输入端(IN)连接，以将第2个移位寄存器单元输出的栅极驱动信号输入到第3个移位寄存器单元中，作为第3个移位寄存器单元的帧起始信号。以此类推，第i个移位寄存器单元的输出模块与第i+Ι个移位寄存器单元的输入模块连接，以将所述第i个移位寄存器单元输出的栅极驱动信号输入到所述第i+Ι个移位寄存器单元中，作为所述第i+Ι个移位寄存器单元的帧起始信号；其中，i e [l，n)且i为正整数。第n-1个移位寄存器单元的输出模块的输出端(OUT)与第η个移位寄存器单元的输入模块中的初始信号输入端(IN)连接，以将第n-1个移位寄存器单元输出的栅极驱动信号输入到第η个移位寄存器单元中，作为第η 个移位寄存器单元的帧起始信号。图11为本发明提供的栅极驱动电路实施例二的工作时序示意图，如图11所示，本实施例提供的栅极驱动电路中各移位寄存器单元的工作过程与上述图5所示的移位寄存器单元的工作过程类似，此处不再赘述。本实施例还提供了一种显示装置，可以包括上述图9或图10所示的栅极驱动电路。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
权利要求
1.一种移位寄存器单元，其特征在于，包括输入模块，用于输入第一时钟信号、第二时钟信号、帧起始信号、高电压信号和低电压信号；其中，在一个帧时间间隔内，所述第一时钟信号与所述第二时钟信号的反相信号相同；处理模块，与所述输入模块相连，包括多个薄膜晶体管，用于根据所述第一时钟信号、 所述第二时钟信号和所述帧起始信号生成栅极驱动信号，并控制所述多个薄膜晶体管形成的第一节点和第二节点之间构成电压变化的正反馈，以及时切断由所述高电压信号的输入端、所述低电压信号的输入端和至少一个薄膜晶体管形成的瞬态直流通路；输出模块，与所述处理模块相连，用于将所述处理模块生成的所述栅极驱动信号发送出去。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述处理模块包括栅极驱动信号生成单元，用于与所述输入模块相连，至少包括求值薄膜晶体管和复位薄膜晶体管，所述求值薄膜晶体管的导通或关断由第一节点驱动，所述复位薄膜晶体管的导通或关断由第二节点驱动，用于根据所述第一时钟信号、所述第二时钟信号和所述帧起始信号生成栅极驱动信号；反馈控制单元，用于与所述栅极驱动信号生成单元相连，包括第一控制薄膜晶体管和第二控制薄膜晶体管，用于控制所述第一节点和所述第二节点之间构成电压变化的正反馈，以及时切断由所述高电压信号的输入端、至少一个薄膜晶体管和所述低电压信号的输入端形成的瞬态直流通路。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输入模块包括 初始信号输入端，用于输入帧起始信号；第一时钟信号输入端，用于输入第一时钟信号或第二时钟信号； 第二时钟信号输入端，用于输入第二时钟信号或第一时钟信号； 高电压信号输入端，用于输入高电压信号； 低电压信号输入端，用于输入低电压信号。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述输出模块包括输出端，用于将所述处理模块生成的所述栅极驱动信号发送出去，并将所述栅极驱动信号输入到相邻的下一个移位寄存器单元的初始信号输入端。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述栅极驱动信号生成单元包括第一薄膜晶体管，其栅极与所述第二时钟信号输入端连接，其源极与所述初始信号输入端连接；第二薄膜晶体管，为所述求值薄膜晶体管，其源极与所述输出模块的输出端连接，其漏极与所述第一时钟信号输入端连接；第三薄膜晶体管，其栅极与所述第二时钟信号输入端连接，其源极与所述低电压信号输入端连接；第四薄膜晶体管，其栅极与所述第一时钟信号输入端连接；第五薄膜晶体管，为所述复位薄膜晶体管，其源极与所述输出端连接，其漏极与所述高电压信号输入端连接；所述反馈控制单元包括第六薄膜晶体管，其源极与所述高电压信号输入端连接；第七薄膜晶体管，其漏极与所述高电压信号输入端连接；其中，所述第一薄膜晶体管的漏极、所述第二薄膜晶体管的栅极、所述第六薄膜晶体管的漏极与所述第七薄膜晶体管的栅极的汇聚处形成所述第一节点；所述第四薄膜晶体管的漏极、所述第六薄膜晶体管的栅极与所述第七薄膜晶体管的源极的汇聚处形成所述第二节点；所述第三薄膜晶体管的漏极、所述第四薄膜晶体管的源极和所述第五薄膜晶体管的栅极的汇聚处形成第三节点。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和所述第七薄膜晶体管还分别设置有对应的备份薄膜晶体管，各所述备份薄膜晶体管的连接方式分别与对应的薄膜晶体管的连接方式相同。
7.根据权利要求5或6所述的移位寄存器单元，其特征在于，还包括充电电容，所述充电电容的一端与所述第一节点相连，另一端与所述输出端连接。
8.根据权利要求5或6所述的移位寄存器单元，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和所述第七薄膜晶体管均为P型晶体管或N型晶体管。
9.一种栅极驱动电路，其特征在于，包括顺次连接的η个移位寄存器单元，其中η为正整数，所述移位寄存器单元采用上述权利要求1-8中任一项所述的移位寄存器单元；第i个移位寄存器单元的输出模块与第i+Ι个移位寄存器单元的输入模块连接，以将所述第i个移位寄存器单元输出的栅极驱动信号输入到所述第i+Ι个移位寄存器单元中， 作为所述第i+Ι个移位寄存器单元的帧起始信号；其中，i e [1，η)且i为正整数；一个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，其第二时钟信号输入端输入第二时钟信号，与所述移位寄存器单元相邻的上一个和下一个移位寄存器单元的第一时钟信号输入端均输入第二时钟信号，与所述移位寄存器单元相邻的上一个和下一个移位寄存器单元的第二时钟信号输入端均输入第一时钟信号；其中，所述η个移位寄存器单元中的第一个移位寄存器单元的输入模块连接外部的帧起始输入信号。
10.一种显示装置，其特征在于，包括上述权利要求9所述的栅极驱动电路。
全文摘要
本发明公开了一种移位寄存器单元、栅极驱动电路和显示装置。移位寄存器单元包括输入模块，用于输入第一时钟信号、第二时钟信号、帧起始信号、高电压信号和低电压信号；其中，在一个帧时间间隔内，第一时钟信号与第二时钟信号的反相信号相同；处理模块，与输入模块相连，包括多个薄膜晶体管，用于根据第一时钟信号、第二时钟信号和帧起始信号生成栅极驱动信号，并控制多个薄膜晶体管形成的第一节点和第二节点之间构成电压变化的正反馈，以及时切断由高电压信号的输入端、低电压信号的输入端和至少一个薄膜晶体管形成的瞬态直流通路；输出模块用于将处理模块生成的栅极驱动信号发送出去。本发明降低了瞬态电流，降低了移位寄存器单元的功耗。
文档编号G09G3/20GK102479476SQ20101056906
公开日2012年5月30日 申请日期2010年11月26日 优先权日2010年11月26日
发明者吴仲远, 段立业 申请人:京东方科技集团股份有限公司