专利名称：一种栅极驱动电路及显示装置的制作方法
技术领域：
本实用新型属于显示技术领域，尤其涉及一种栅极驱动电路及具有该栅极驱动电路的显示装置。
背景技术：
液晶显示器(LCD)包括配备有多条栅极线和多条数据线的液晶面板，以及向栅极线输出栅极信号的栅极驱动电路和向数据线输出数据信号的源极驱动电路。随着技术的不断发展，各种降低成本的驱动技术被应用于液晶显示器产品之中， 包括Dual gate 技术、Triple gate 技术和 GIP (Gate In Panel)技术，其中(I)Dual gate技术是将液晶面板的数据线数量减少一半、栅极线数量增加一倍的驱动技术。将源极驱动电路的数量减半，将栅极驱动电路的数量加倍，因为栅极驱动电路的单价比源极驱动电路的单价便宜，从而实现成本降低。(2) Triple gate技术是将液晶面板的数据线数量减少为三分之一、栅极线数量增加为三倍的驱动技术，同样能够实现成本降低。(3)GIP技术是将栅极驱动电路集成在LCD面板的显示区外围区域的技术，由于省去了前端栅极驱动电路，从而实现成本降低。为了进一步降低成本，有些液晶显示器产品同时采用了 Dual gate技术和GIP技术，或者同时采用了 Triple gate技术和GIP技术。虽然，现阶段Dual gate技术和Triple gate技术是成熟的技术，但GIP技术正处于发展阶段，有很多的问题有待改善，例如信赖性问题和产品良率问题。同时由于GIP技术将栅极驱动电路集成在array glass (阵列玻璃基板)显示区外围区域，栅极驱动电路包括用于依次输出栅极信号的多个级，每个级包括多个非晶硅薄膜半导体(a-Si TFT)，因此显示区外围区域需要足够的空间才能容纳栅极驱动电路，液晶面板产品的外形规格会限制 GIP技术的应用。然而如果将GIP技术结合Dual gate技术或者Triple gate技术使用，就需要更大的空间来容纳栅极驱动电路，更加限制了 GIP技术的应用。由此可知，由于现有的GIP技术中存在缺陷，导致使用GIP技术的液晶显示器的制造成本并不能有效降低。
实用新型内容为了解决上述问题，本实用新型的目的是提供一种栅极驱动电路及显示装置，有效降低显示装置的制造成本。为了达到上述目的，本实用新型提供一种栅极驱动电路，包括一用于当输入的前端栅极信号为栅极导通电压Vgon时，将第一时钟信号CLKl和第二时钟信号CLK2输出为后端栅极信号的上拉单元410 ；以及一用于当输入的所述前端栅极信号为栅极关断电压Vgoff时，将所述后端栅极信号保持逻辑低电平的保持单元420，所述保持单元与所述上拉单元连接。[0014]优选的，所述上拉单元410包括第一晶体管Tl和第二晶体管T2，其中所述第一晶体管Tl的漏极连接到第一时钟端子CLK1_P，所述第一晶体管Tl的栅极连接到信号输入端子Gin，所述第一晶体管Tl的源极连接到第一栅极输出端子0UT1_P ；所述第二晶体管T2的漏极连接到第二时钟端子CLK2_P，所述第二晶体管T2的栅极连接到所述信号输入端子Gin，所述第二晶体管T2的源极连接到第二栅极输出端子 0UT2_P ；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极导通电压Vgon时， 所述第一晶体管Tl和所述第二晶体管T2导通，通过所述第一栅极输出端子0UT1_P输出所述第一时钟信号CLKl作为所述后端栅极信号，通过所述第二栅极输出端子0UT2_P输出所述第二时钟信号CLK2作为所述后端栅极信号；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极关断电压Vgoff 时，所述第一晶体管Tl和所述第二晶体管T2关断。优选的，所述保持单元420包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6，其中所述第三晶体管T3的漏极和栅极连接到导通电源端子Vgon_P，所述第三晶体管 T3的源极连接到所述第六晶体管T6的栅极；所述第四晶体管T4的漏极连接到所述第六晶体管T6的栅极，所述第四晶体管 T4的栅极连接到所述信号输入端子Gin，所述第四晶体管T4的源极连接到关断电源端子 Vgoff_P ；所述第五晶体管T5的漏极连接到所述第一栅极输出端子0UT1_P，所述第五晶体管T5的栅极连接到所述第六晶体管T6的栅极，所述第五晶体管T5的源极连接到所述关断电源端子Vgoff_P ；所述第六晶体管T6的漏极连接到所述第二栅极输出端子0UT2_P，所述第六晶体管T6的栅极连接到所述第五晶体管T5的栅极，所述第六晶体管T6的源极连接到所述关断电源端子Vgoff_P ；当所述前端栅极信号为所述栅极关断电压Vgoff时，通过关断所述第四晶体管 T4,导通所述第五晶体管T5和所述第六晶体管T6，使得所述后端栅极信号保持逻辑低电平。为了达到上述目的，本实用新型还提供一种显示装置，包括一用于输出栅极导通电压Vgon和栅极关断电压Vgoff的电压生成模块100 ；—用于根据所述栅极导通电压Vgon和所述栅极关断电压Vgoff生成第一时钟信号CLKl和第二时钟信号CLK2的时钟生成模块200，与所述电压生成模块100连接；一用于输出前端栅极信号的前端栅极驱动电路300，与所述电压生成模块100连接；一用于当输入的所述前端栅极信号为栅极导通电压Vgon时，将所述第一时钟信号CLKl和所述第二时钟信号CLK2输出为后端栅极信号，以及当输入的所述前端栅极信号为栅极关断电压Vgoff时，将所述后端栅极信号保持逻辑低电平的栅极驱动电路400，分别与所述电压生成模块100、所述前端栅极驱动电路300电压和所述时钟生成模块200连接；一显示模块500，包括多个用于响应所述后端栅极信号的导通或关断，并显示图像的像素单元PX，分别与所述栅极驱动电路400、所述电压生成模块100和所述时钟生成模块 200连接。 优选的，所述栅极驱动电路400包括一用于当输入的所述前端栅极信号为所述栅极导通电压Vgon时，将所述第一时钟信号CLKl和所述第二时钟信号CLK2输出为后端栅极信号的上拉单元410 ；以及一用于当输入的所述前端栅极信号为栅极关断电压Vgoff时，将所述后端栅极信号保持逻辑低电平的保持单元420。优选的，所述上拉单元410包括第一晶体管Tl和第二晶体管T2，其中所述第一晶体管Tl的漏极连接到第一时钟端子CLK1_P，所述第一晶体管Tl的栅极连接到信号输入端子Gin，所述第一晶体管Tl的源极连接到第一栅极输出端子0UT1_P ；所述第二晶体管T2的漏极连接到第二时钟端子CLK2_P，所述第二晶体管T2的栅极连接到所述信号输入端子Gin，所述第二晶体管T2的源极连接到第二栅极输出端子 0UT2_P ；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极导通电压Vgon时， 所述第一晶体管Tl和所述第二晶体管T2导通，通过所述第一栅极输出端子0UT1_P输出所述第一时钟信号CLKl作为所述后端栅极信号，通过所述第二栅极输出端子0UT2_P输出所述第二时钟信号CLK2作为所述后端栅极信号；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极关断电压Vgoff 时，所述第一晶体管Tl和所述第二晶体管T2关断。优选的，所述保持单元420包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6，其中所述第三晶体管T3的漏极和栅极连接到导通电源端子Vgon_P，所述第三晶体管 T3的源极连接到所述第六晶体管T6的栅极；所述第四晶体管T4的漏极连接到所述第六晶体管T6的栅极，所述第四晶体管 T4的栅极连接到所述信号输入端子Gin，所述第四晶体管T4的源极连接到关断电源端子 Vgoff_P ；所述第五晶体管T5的漏极连接到所述第一栅极输出端子0UT1_P，所述第五晶体管T5的栅极连接到所述第六晶体管T6的栅极，所述第五晶体管T5的源极连接到所述关断电源端子Vgoff_P ；所述第六晶体管T6的漏极连接到所述第二栅极输出端子0UT2_P，所述第六晶体管T6的栅极连接到所述第五晶体管T5的栅极，所述第六晶体管T6的源极连接到所述关断电源端子Vgoff_P ；当所述前端栅极信号为所述栅极关断电压Vgoff时，通过关断所述第四晶体管 T4,导通所述第五晶体管T5和所述第六晶体管T6，使得所述后端栅极信号保持逻辑低电平。优选的，所述显示装置还包括一用于根据输入图像信号和控制所述输入图像信号显示的输入控制信号，生成数据控制信号CONTl和图像数据DATA的时序控制器600 ；所述时序控制器600与所述前端栅极驱动电路300连接，向所述前端栅极驱动电路300提供输出使能信号0E、时钟脉冲垂直信号CPV和启动垂直信号STV ；[0047]所述时序控制器600还与所述电压生成模块200连接，向所述时钟生成模块200 提供时钟生成控制信号C0NT2。优选的，所述显示装置还包括一用于根据所述数据控制信号CONTl和所述图像数据DATA，向所述显示模块500提供对应于所述图像数据DATA的图像数据电压的源极驱动电路700，分别与所述时序控制器600和所述显示模块500连接。优选的，所述显示装置还包括一用于向所述源极驱动电路700提供所需的伽玛基准电压的灰阶电压产生器800，与所述源极驱动电路700连接。由上述技术方案可知，本实用新型具有如下有益效果该栅极驱动电路可将第一时钟信号和第二时钟信号输出为后端栅极信号，通过使用上述栅极驱动电路，可减少显示装置中前端栅极电路的使用数量，有效降低显示装置的制造成本。
图1为本实用新型的实施例中栅极驱动电路的结构框图；图2为本实用新型的实施例中显示装置的结构框图；图3为图2所示的栅极驱动电路与前端栅极驱动电路的连接示意图；图4为图3所示的栅极驱动电路中非晶硅薄膜半导体Unit(j)中的信号图。
具体实施方式
为了使本实用新型实施例的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型实施例做进一步详细地说明。在此，本实用新型的示意性实施例及说明用于解释本实用新型，但并不作为对本实用新型的限定。参见图1，为本实用新型的实施例中栅极驱动电路的结构框图，该栅极驱动电路包括—用于当输入的前端栅极信号为栅极导通电压Vgon时，将第一时钟信号CLKl和第二时钟信号CLK2输出为后端栅极信号的上拉单元410 ；以及一用于当输入的所述前端栅极信号为栅极关断电压Vgoff时，将所述后端栅极信号保持逻辑低电平的保持单元420。由上述技术方案可知，本实用新型具有如下有益效果该栅极驱动电路可将第一时钟信号和第二时钟信号输出为后端栅极信号，通过使用上述栅极驱动电路，可减少显示装置中前端栅极电路的使用数量，有效降低制造成本，该栅极驱动电路可广泛地应用于显示器产品之中。继续参见图1，所述上拉单元410包括第一晶体管Tl和第二晶体管T2，其中所述第一晶体管Tl的漏极连接到第一时钟端子CLK1_P，所述第一晶体管Tl的栅极连接到信号输入端子Gin，所述第一晶体管Tl的源极连接到第一栅极输出端子0UT1_P ；所述第二晶体管T2的漏极连接到第二时钟端子CLK2_P，所述第二晶体管T2的栅极连接到所述信号输入端子Gin，所述第二晶体管T2的源极连接到第二栅极输出端子 0UT2_P ；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极导通电压Vgon时， 所述第一晶体管Tl和所述第二晶体管T2导通，通过所述第一栅极输出端子0UT1_P输出所述第一时钟信号CLKl作为所述后端栅极信号，通过所述第二栅极输出端子0UT2_P输出所述第二时钟信号CLK2作为所述后端栅极信号；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极关断电压Vgoff 时，所述第一晶体管Tl和所述第二晶体管T2关断。继续参见图1，所述保持单元420包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6，其中所述第三晶体管T3的漏极和栅极连接到导通电源端子Vgon_P，所述第三晶体管 T3的源极连接到所述第六晶体管T6的栅极；所述第四晶体管T4的漏极连接到所述第六晶体管T6的栅极，所述第四晶体管 T4的栅极连接到所述信号输入端子Gin，所述第四晶体管T4的源极连接到关断电源端子 Vgoff_P ；所述第五晶体管T5的漏极连接到所述第一栅极输出端子0UT1_P，所述第五晶体管T5的栅极连接到所述第六晶体管T6的栅极，所述第五晶体管T5的源极连接到所述关断电源端子Vgoff_P ；所述第六晶体管T6的漏极连接到所述第二栅极输出端子0UT2_P，所述第六晶体管T6的栅极连接到所述第五晶体管T5的栅极，所述第六晶体管T6的源极连接到所述关断电源端子Vgoff_P ；当所述前端栅极信号为所述栅极关断电压Vgoff时，通过关断所述第四晶体管 T4,导通所述第五晶体管T5和所述第六晶体管T6，使得所述后端栅极信号保持逻辑低电平。在本实用新型的另一实施例中还提供一种显示装置。参见图2，为本实用新型的实施例中显示装置的结构框图，由图中可知，该显示装置包括一用于输出栅极导通电压Vgon和栅极关断电压Vgoff的电压生成模块100 ；—用于根据所述栅极导通电压Vgon和所述栅极关断电压Vgoff生成第一时钟信号CLKl和第二时钟信号CLK2的时钟生成模块200，所述时钟生成模块200与所述电压生成模块100连接；一用于输出前端栅极信号的前端栅极驱动电路300，所述前端栅极驱动电路300 与所述电压生成模块100连接；—用于根据接收到的所述前端栅极信号、所述第一时钟信号CLK1、所述第二时钟信号CLK2、所述栅极导通电压Vgon和所述栅极关断电压Vgoff，输出后端栅极信号的栅极驱动电路400，所述栅极驱动电路400分别与所述电压生成模块100、所述前端栅极驱动电路300和所述时钟生成模块200连接；一显示模块500，包括多个用于响应所述后端栅极信号的导通或关断，并显示图像的像素单元，所述显示模块500分别与所述栅极驱动电路400、所述电压生成模块100和所述时钟生成模块200连接。在本实施例中，电压生成模块100可生成显示装置操作所需的电压，例如栅极导通电压Vgon、栅极关断电压Vgoff。如图所示，该电压生成模块100可向时钟生成模块200、前端栅极驱动电路300和栅极驱动电路400分别提供栅极导通电压Vgon和栅极关断电压Vgoff。[0079]在本实施例中，该时钟生成模块200不仅限于只输出第一时钟信号CLKl和第二时钟信号CLK2，也可输入多个(例如三个或三个以上的)时钟信号提供给栅极驱动电路400。如图2所示，显示模块500包括显示图像的显示区域DA和非显示区域PA，其中 显示区域DA包括多条栅极线Gl &1，多条数据线Dl Dm和多个像素单元PX， 各像素单元PX分别形成在栅极线Gl 和数据线Dl Dm之间的交叉处上，并且显示图像。栅极线Gl 可在行方向上延伸，并且彼此平行或基本平行。数据线Dl Dm在列方向上延伸，并且彼此平行或基本上平行。如图2所示，前端栅极驱动电路300可接收输出使能(Output Enable, 0E)信号、 时钟脉冲垂直(Clock Pluse Vertical，CPV)信号、启动垂直(Start Vertical，STV)信号和栅极导通电压Vgon、栅极关断电压Vgoff，并向栅极驱动电路400输出前端栅极信号，前端栅极信号在栅极导通电压Vgon和栅极关断电压Vgoff之间摆动。在本实施例中，栅极驱动电路400可接收第一时钟信号CLK1、第二时钟信号CLK2、 栅极导通电压Vgon、栅极关断电压Vgoff以及前端栅极信号，并且可输出后端栅极信号给栅极线Gl Gn。继续参见图2，该显示装置还包括一用于根据输入图像信号(R、G、B)和控制所述输入图像信号(R、G、B)显示的输入控制信号，生成数据控制信号CONTl和图像数据DATA的时序控制器600。上述输入控制信号包括垂直同步信号Vsync、水平同步信号Hsync、主时钟信号 MCLK和数据使能信号DE ；在本实施例中，数据控制信号CONTl包括用于启动源极驱动电路700操作的水平开始信号和用于控制数据电压极性和输出的负载信号。所述时序控制器600与所述前端栅极驱动电路300连接，向所述前端栅极驱动电路300提供输出使能信号0E、时钟脉冲垂直信号CPV和启动垂直信号STV ；所述时序控制器600还与所述时钟生成模块200连接，向所述时钟生成模块200 提供时钟生成控制信号C0NT2。在本实施例中，时钟生成模块200响应于时钟生成控制信号C0NT2，根据栅极导通电压Vgon和栅极关断电压Vgoff，生成第一时钟信号CLKl和第二时钟信号CLK2，并且输出第一时钟信号CLKl和第二时钟信号CLK2给栅极驱动电路400，第一时钟信号CLKl和第二时钟信号CLK2在栅极导通电压Vgon和栅极关断电压Vgoff之间摆动，相位由时钟生成控制信号C0NT2决定。如图2所示，所述显示装置还包括一用于根据所述数据控制信号CONTl和所述图像数据DATA，向所述显示模块500提供对应于所述图像数据DATA的图像数据电压的源极驱动电路700，所述源极驱动电路700分别与所述时序控制器600和所述显示模块500连接。在本实施例中，时序控制器600根据输入图像信号(R、G、B)和输入控制信号，生成数据控制信号CONTl和图像数据DATA，并将数据控制信号CONTl和图像数据DATA发送到源极驱动电路700.如图2所示，所述显示装置还包括一用于向所述源极驱动电路700提供所需的伽玛(gamma)基准电压的灰阶电压产生器800，与所述源极驱动电路700连接。下面参照图3进一步详细描述栅极驱动电路400与前端栅极驱动电路300的连接示意图。参见图3，该栅极驱动电路400包括多个非晶硅薄膜半导体Unit⑴ Unit (η/2)，非晶硅薄膜半导体Unit (1) Unit (η/2)之间彼此独立，第一时钟信号CLKl、 第二时钟信号CLK2、栅极导通电压Vgon和栅极关断电压Vgoff输入到非晶硅薄膜半导体 Unit(I) Unit (η/2)中。前端栅极驱动电路300输出的前端栅极信号G(I) G(n/^)分别对应输入到非晶薄膜晶体管Unit(I) Unit (η/2)，薄膜晶体管Unit(I) Unit (η/2)输出后端栅极信号 Gout(I) Gout (η)给显示模块500中的各相应栅极线。如图3所示，以非晶硅薄膜半导体toit(l)为例，该非晶硅薄膜半导体Unit(I) 包括第一时钟端子CLK1_P、第二时钟端子CLK2_P、导通电源端子Vgon_P、关断电源端子 Vgoff_P、信号输入端子Gin、第一栅极输出端子0UT1_P和第二栅极输出端子0UT2_P，其中第一时钟端子CLK1_P用于接收第一时钟信号CLKl ；第二时钟端子CLK2_P用于接收第二时钟信号CLK2;导通电源端子Vgon_P接收栅极导通电压Vgon;关断电源端子 Vgoff_P接收栅极关断电压Vgoff ；信号输入端子Gin接收前端栅极信号；第一栅极输出端子0UT1_P输出后端栅极信号Gout(I)；第二栅极输出端子0UT2_P输出后端栅极信号 Gout (2)ο例如，第一时钟信号CLKl和第二时钟信号CLK2分别被输入到第j非晶硅薄膜半导体Unit (j)的第一时钟端子CLK1_P和第二时钟端子CLK2_P ；栅极导通电压Vgon被输入到第j非晶硅薄膜半导体Unit (j)的导通电源端子Vgon_P，栅极关断电压Vgoff被输入到第j非晶硅薄膜半导体Unit (j)的关断电源端子Vgoff ；前端栅极信号G (j)被输入到第j 非晶硅薄膜半导体Unit (j)的信号输入端子Gin。第j非晶硅薄膜半导体Uni (j)的第一栅极输出端子0UT1_P输出后端栅极信号Gout Qj-I)，第二栅极输出端子0UT2_P输出后端栅极信号Gout (2 j)。下面结合图1进一步详细描述图3所示的第j非晶硅薄膜半导体Unit (j)，如图 1所示，第j非晶硅薄膜半导体Unit (j)包括一用于当输入的所述前端栅极信号为所述栅极导通电压Vgon时，将所述第一时钟信号CLKl和所述第二时钟信号CLK2输出为所述后端栅极信号的上拉单元410 ；以及一用于当输入的所述前端栅极信号为所述栅极关断电压Vgoff时，将所述后端栅极信号保持逻辑低电平的保持单元420。继续参见图1，所述上拉单元410包括第一晶体管Tl和第二晶体管T2，其中所述第一晶体管Tl的漏极连接到第一时钟端子CLK1_P，所述第一晶体管Tl的栅极连接到信号输入端子Gin，所述第一晶体管Tl的源极连接到第一栅极输出端子0UT1_P ；所述第二晶体管T2的漏极连接到第二时钟端子CLK2_P，第二晶体管T2的栅极连接到所述信号输入端子Gin，所述第二晶体管T2的源极连接到第二栅极输出端子0UT2_P ；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极导通电压Vgon时， 所述第一晶体管Tl和所述第二晶体管T2导通，通过所述第一栅极输出端子0UT1_P输出所述第一时钟信号CLKl作为所述后端栅极信号，通过所述第二栅极输出端子0UT2_P输出所述第二时钟信号CLK2作为所述后端栅极信号；当所述信号输入端子Gin输入的所述前端栅极信号为所述栅极关断电压Vgoff时，所述第一晶体管Tl和所述第二晶体管T2关断。继续参见图1，所述保持单元420包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6，其中所述第三晶体管T3的漏极和栅极连接到导通电源端子Vgon_P，所述第三晶体管 T3的源极连接到所述第六晶体管T6的栅极；所述第四晶体管T4的漏极连接到所述第六晶体管T6的栅极，所述第四晶体管 T4的栅极连接到所述信号输入端子Gin，所述第四晶体管T4的源极连接到关断电源端子 Vgoff_P ；所述第五晶体管T5的漏极连接到所述第一栅极输出端子0UT1_P，所述第五晶体管T5的栅极连接到所述第六晶体管T6的栅极，所述第五晶体管T5的源极连接到所述关断电源端子Vgoff_P ；所述第六晶体管T6的漏极连接到所述第二栅极输出端子0UT2_P，所述第六晶体管T6的栅极连接到所述第五晶体管T5的栅极，所述第六晶体管T6的源极连接到所述关断电源端子Vgoff_P ；当所述前端栅极信号为所述栅极关断电压Vgoff时，通过关断所述第四晶体管 T4、导通所述第五晶体管T5和所述第六晶体管T6，使得所述后端栅极信号保持逻辑低电平。也就是，当前端栅极信号Gj为栅极关断电压Vgoff时，通过关断第四晶体管T4，导通第五晶体管T5和第六晶体管T6来使得后端栅极信号Gout (2j-l)和Gout (2j)保持逻辑低电平。如图4所示，为图3所示的非晶硅薄膜半导体Unit (j)中的信号图，在上述实施例中，时钟生成模块200输出第一钟信号CLKl和第二时钟信号CLK2，可使得前端栅极驱动电路300所需提供的栅极信号数量为n/2，从而能够减少前端栅极驱动电路的使用数量，降低成本。同样的，当时钟生成模块200输出m(m彡2且m为整数)个时钟信号CLKl CLKm 时，使得前端栅极驱动电路300所需提供的栅极信号数量为n/m，可减少前端栅极驱动电路的使用数量，降低成本。也就是，当输出两个时钟信号时，图3中的Unit数量是n/2，图1中的每个Unit中的晶体管数量为6个(Tl T6)；当输出三个时钟信号时，图3中的Unit数量是n/3，图1的每个Unit中的晶体管数量为9个；当输出四个时钟信号时，图3中的Unit数量是n/4，图1的每个Unit中的晶体管数量为12个；总之，时钟生成单元输出的时钟信号越多，图3的Unit数量成倍减少，图1的每个 Unit中的晶体管数量成倍增加。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
权利要求1.一种栅极驱动电路，其特征在于，包括一用于当输入的前端栅极信号为栅极导通电压(Vgon)时，将第一时钟信号(CLKl)和第二时钟信号(CLK2)输出为后端栅极信号的上拉单元GlO)；以及一用于当输入的所述前端栅极信号为栅极关断电压(Vgoff)时，将所述后端栅极信号保持逻辑低电平的保持单元G20)，所述保持单元020)与所述上拉单元(410)连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉单元(410)包括第一晶体管(Tl)和第二晶体管(T2)，其中所述第一晶体管(Tl)的漏极连接到第一时钟端子(CLK1_P)，所述第一晶体管(Tl)的栅极连接到信号输入端子(Gin)，所述第一晶体管(Tl)的源极连接到第一栅极输出端子 (0UT1_P)；所述第二晶体管(T2)的漏极连接到第二时钟端子(CLK2_P)，所述第二晶体管(T2)的栅极连接到所述信号输入端子(Gin)，所述第二晶体管(1 的源极连接到第二栅极输出端子(0UT2_P)；当所述信号输入端子(Gin)输入的所述前端栅极信号为所述栅极导通电压(Vgon)时， 所述第一晶体管(Tl)和所述第二晶体管(1 导通，通过所述第一栅极输出端子(0UT1_ P)输出所述第一时钟信号(CLKl)作为所述后端栅极信号，通过所述第二栅极输出端子 (0UT2_P)输出所述第二时钟信号(CLK2)作为所述后端栅极信号；当所述信号输入端子(Gin)输入的所述前端栅极信号为所述栅极关断电压(Vgoff) 时，所述第一晶体管(Tl)和所述第二晶体管(1 关断。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述保持单元(420)包括第三晶体管(T3)、第四晶体管(T4)、第五晶体管(仍)和第六晶体管(T6)，其中所述第三晶体管CH)的漏极和栅极连接到导通电源端子(Vgon_P)，所述第三晶体管 (T3)的源极连接到所述第六晶体管(T6)的栅极；所述第四晶体管(T4)的漏极连接到所述第六晶体管(T6)的栅极，所述第四晶体管 (T4)的栅极连接到所述信号输入端子(Gin)，所述第四晶体管(T4)的源极连接到关断电源端子(Vgoff_P)；所述第五晶体管(仍)的漏极连接到所述第一栅极输出端子(0UT1_P)，所述第五晶体管(仍)的栅极连接到所述第六晶体管(T6)的栅极，所述第五晶体管(1 的源极连接到所述关断电源端子(Vgoff_P)；所述第六晶体管(T6)的漏极连接到所述第二栅极输出端子(0UT2_P)，所述第六晶体管(T6)的栅极连接到所述第五晶体管(1 的栅极，所述第六晶体管(T6)的源极连接到所述关断电源端子(Vgoff_P)；当所述前端栅极信号为所述栅极关断电压(Vgoff)时，通过关断所述第四晶体管 (T4)，导通所述第五晶体管(仍)和所述第六晶体管(T6)，使得所述后端栅极信号保持逻辑低电平。
4.一种显示装置，其特征在于，包括一用于输出栅极导通电压(Vgon)和栅极关断电压(Vgoff)的电压生成模块(100)；一用于根据所述栅极导通电压(Vgon)和所述栅极关断电压(Vgoff)生成第一时钟信号(CLKl)和第二时钟信号(CLK2)的时钟生成模块(200)，与所述电压生成模块(100)连接；一用于输出前端栅极信号的前端栅极驱动电路(300)，与所述电压生成模块(100)连接；一用于当输入的所述前端栅极信号为栅极导通电压(Vgon)时，将所述第一时钟信号 (CLKl)和所述第二时钟信号(CLD)输出为后端栅极信号，以及当输入的所述前端栅极信号为栅极关断电压(Vgoff)时，将所述后端栅极信号保持逻辑低电平的栅极驱动电路 G00)，分别与所述电压生成模块(100)、所述前端栅极驱动电路(300)电压和所述时钟生成模块(200)连接；一显示模块(500)，包括多个用于响应所述后端栅极信号的导通或关断，并显示图像的像素单元(PX)，分别与所述栅极驱动电路G00)、所述电压生成模块(100)和所述时钟生成模块(200)连接。
5.根据权利要求4所述的显示装置，其特征在于，所述栅极驱动电路000)包括一用于当输入的所述前端栅极信号为所述栅极导通电压(Vgon)时，将所述第一时钟信号(CLKl)和所述第二时钟信号(CLK2)输出为后端栅极信号的上拉单元G10)；以及一用于当输入的所述前端栅极信号为栅极关断电压(Vgoff)时，将所述后端栅极信号保持逻辑低电平的保持单元G20)。
6.根据权利要求5所述的显示装置，其特征在于，所述上拉单元(410)包括第一晶体管(Tl)和第二晶体管(T2)，其中所述第一晶体管(Tl)的漏极连接到第一时钟端子(CLK1_P)，所述第一晶体管(Tl)的栅极连接到信号输入端子(Gin)，所述第一晶体管(Tl)的源极连接到第一栅极输出端子 (0UT1_P)；所述第二晶体管(T2)的漏极连接到第二时钟端子(CLK2_P)，所述第二晶体管(T2)的栅极连接到所述信号输入端子(Gin)，所述第二晶体管(1 的源极连接到第二栅极输出端子(0UT2_P)；当所述信号输入端子(Gin)输入的所述前端栅极信号为所述栅极导通电压(Vgon)时， 所述第一晶体管(Tl)和所述第二晶体管(1 导通，通过所述第一栅极输出端子(0UT1_ P)输出所述第一时钟信号(CLKl)作为所述后端栅极信号，通过所述第二栅极输出端子 (0UT2_P)输出所述第二时钟信号(CLK2)作为所述后端栅极信号；当所述信号输入端子(Gin)输入的所述前端栅极信号为所述栅极关断电压(Vgoff) 时，所述第一晶体管(Tl)和所述第二晶体管(1 关断。
7.根据权利要求6所述的显示装置，其特征在于，所述保持单元(420)包括第三晶体管(T3)、第四晶体管(T4)、第五晶体管(仍)和第六晶体管(T6)，其中所述第三晶体管CH)的漏极和栅极连接到导通电源端子(Vgon_P)，所述第三晶体管 (T3)的源极连接到所述第六晶体管(T6)的栅极；所述第四晶体管(T4)的漏极连接到所述第六晶体管(T6)的栅极，所述第四晶体管 (T4)的栅极连接到所述信号输入端子(Gin)，所述第四晶体管(T4)的源极连接到关断电源端子(Vgoff_P)；所述第五晶体管(仍)的漏极连接到所述第一栅极输出端子(0UT1_P)，所述第五晶体管(仍)的栅极连接到所述第六晶体管(T6)的栅极，所述第五晶体管(1 的源极连接到所述关断电源端子(Vgoff_P)；所述第六晶体管(T6)的漏极连接到所述第二栅极输出端子(0UT2_P)，所述第六晶体管(T6)的栅极连接到所述第五晶体管(1 的栅极，所述第六晶体管(T6)的源极连接到所述关断电源端子(Vgoff_P)；当所述前端栅极信号为所述栅极关断电压(Vgoff)时，通过关断所述第四晶体管 (T4)，导通所述第五晶体管(仍)和所述第六晶体管(T6)，使得所述后端栅极信号保持逻辑低电平。
8.根据权利要求4所述的显示装置，其特征在于，所述显示装置还包括一用于根据输入图像信号和控制所述输入图像信号显示的输入控制信号，生成数据控制信号(CONTl)和图像数据(DATA)的时序控制器(600)；所述时序控制器(600)与所述前端栅极驱动电路(300)连接，向所述前端栅极驱动电路(300)提供输出使能信号(OE)、时钟脉冲垂直信号(CPV)和启动垂直信号(STV)；所述时序控制器(600)还与所述电压生成模块(200)连接，向所述时钟生成模块(200) 提供时钟生成控制信号(C0NT2)。
9.根据权利要求8所述的显示装置，其特征在于，所述显示装置还包括一用于根据所述数据控制信号(CONTl)和所述图像数据(DATA)，向所述显示模块(500)提供对应于所述图像数据(DATA)的图像数据电压的源极驱动电路(700)，分别与所述时序控制器(600)和所述显示模块(500)连接。
10.根据权利要求9所述的显示装置，其特征在于，所述显示装置还包括一用于向所述源极驱动电路(700)提供所需的伽玛基准电压的灰阶电压产生器(800)，与所述源极驱动电路(700)连接。
专利摘要本实用新型提供一种栅极驱动电路及显示装置，该栅极驱动电路包括一用于当输入的前端栅极信号为栅极导通电压(Vgon)时，将第一时钟信号(CLK1)和第二时钟信号(CLK2)输出为后端栅极信号的上拉单元(410)；以及一用于当输入的所述前端栅极信号为栅极关断电压(Vgoff)时，将所述后端栅极信号保持逻辑低电平的保持单元(420)，通过使用上述栅极驱动电路，可减少显示装置中前端栅极电路的使用数量，有效降低显示装置的制造成本。
文档编号G09G3/36GK202084280SQ20112010120
公开日2011年12月21日 申请日期2011年4月8日 优先权日2011年4月8日
发明者何剑 申请人:京东方科技集团股份有限公司, 合肥京东方光电科技有限公司