栅极驱动单元、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，特别是涉及一种栅极驱动单元、栅极驱动电路及显示
目.ο
【背景技术】
[0002]平板显示器(FPD，Flat-Panel_Display)具有图像清晰度高、画面无闪烁、节能环保、轻薄等优点，为目前主流的显示器。近年来，平板显示器正向高帧频、高分辨率、更窄边框的方向发展。
[0003]在平板显示器的驱动方式中，例如对于平板液晶显示器，传统的驱动方式是采用集成电路(1C)的方式，将外围驱动电路通过C0G(Chip On Glass，芯片绑定在玻璃基板上)等封装工艺连接到液晶面板上，这种方式不仅不利于显示器的轻薄化，且成本较高，外围驱动电路的引脚数量较多时还会影响显示器的机械和电学可靠性，尤其是对于高分辨率显示器，这种缺陷更加明显。集成显示驱动电路的出现很好地解决了上述问题。集成显示驱动电路是指将显示器的栅极驱动电路和数据驱动电路等外围驱动电路以薄膜晶体管(TFT，ThinFilm Transistor)的形式和像素薄膜晶体管一起制作于液晶面板上。与传统的COG驱动方式相比，能够减少驱动芯片的数量及其压封程序，有利于降低成本，且能够使得显示器外围更加纤薄，模组更紧凑，有利于提高显示器的机械和电学的可靠性。
[0004]集成栅极驱动电路(Gate Driver on Array，G0A)得到了非常广泛的研究，但是随着显示器向着高帧频、高分辨率、更窄边框的方向发展，对集成栅极驱动电路的工作频率、电路占用面积也提出了更高的要求。在集成栅极驱动电路中，通常需要低电平维持晶体管来对栅极驱动电路的输出信号的低电平进行维持。然而在栅极驱动电路的驱动阶段，现有的电路设计中的低电平维持晶体管的控制极电位无法完全下拉至低电平，导致了漏电的存在。而低电平维持晶体管的漏电，增大了栅极驱动电路的输出脉冲的上升、下降延迟，从而限制了电路的工作频率的提高。
【发明内容】
[0005]本发明主要解决的技术问题是提供一种栅极驱动单元、栅极驱动电路及显示装置，能够减小低电平维持模块的漏电，从而有利于减小栅极信号输出的延迟，提高工作频率。
[0006]为解决上述技术问题，本发明采用的一个技术方案是:提供一种用于驱动液晶面板的栅极驱动单元，包括输入模块、输出模块、控制模块以及第一低电平维持模块;所述输入模块包括用于输入第一脉冲信号的脉冲信号输入端、用于输入第一控制信号的第一下拉控制端和耦合至第一控制节点的控制信号输出端，所述输入模块用于根据所述第一脉冲信号和所述第一控制信号控制所述第一控制节点的电位;所述输出模块包括耦合至所述第一控制节点的驱动控制端、用于输入第一时钟信号的时钟信号输入端以及栅极信号输出端，所述输出模块在所述第一控制节点的电位的控制下，通过所述栅极信号输出端输出栅极选通信号或栅极截止信号；所述控制模块包括用于输入所述第一时钟信号的时钟信号输入端、用于输入第一输入信号的第一输入信号端、耦合至第二控制节点的第二下拉控制端、耦合至所述第一控制节点的第一控制端以及耦合至低电平节点的第一下拉端，所述低电平节点用于输入低电平信号，所述控制模块至少用于在所述输出模块输出栅极选通信号之前以及输出栅极选通信号期间在所述第一控制节点的高电平控制下将所述第二控制节点的电位下拉至低电平;所述第一低电平维持模块包括耦合至所述第二控制节点的第三下拉控制端、耦合至所述第一控制节点的第一端、耦合至所述输出模块的栅极信号输出端的第二端以及耦合至所述低电平节点的第三端，所述第一低电平维持模块在所述第二控制节点的低电平控制下至少在所述输出模块输出栅极选通信号之前以及输出栅极选通信号期间处于截止状态。
[0007]其中，所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接，用于输入所述第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至所述第一控制节点，所述第三晶体管的栅极用于输入所述第一控制信号，所述第三晶体管的第二极连接至所述低电平节点，所述第一控制信号为第二脉冲信号;所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入所述第一时钟信号，所述第二晶体管的第二极为所述栅极信号输出端;所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至所述低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至所述第二控制节点，所述第四晶体管的第一极用于输入所述第一输入信号;所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极。
[0008]其中，所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接，用于输入所述第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至所述第一控制节点，所述第三晶体管的栅极用于输入所述第一控制信号，所述第一控制信号为第二时钟信号;所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入所述第一时钟信号，所述第二晶体管的第二极为所述栅极信号输出端，所述第一时钟信号的高电平和所述第二时钟信号的高电平重叠1/4个时钟周期;所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至所述低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至所述第二控制节点，所述第四晶体管的第一极用于输入所述第一输入信号;所述低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极。
[0009]其中，所述控制模块还包括第十五晶体管，所述第十五晶体管的栅极连接至所述第一晶体管的栅极，所述第十五晶体管的第一极连接至所述第二控制节点，所述第十五晶体管的第二极连接至所述低电平节点。
[0010]其中，还包括第二低电平维持模块，所述控制模块还包括第九晶体管和第十晶体管，所述第二低电平维持单元包括第十一晶体管和第十二晶体管;所述第九晶体管的栅极连接至所述第四晶体管的栅极，所述第九晶体管的第一极用于输入第三时钟信号，所述第九晶体管的第二极与所述第十晶体管的第一极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接，所述第十晶体管的栅极和所述第八晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第二极连接至所述低电平节点，所述第十一晶体管的第一极与所述第二晶体管的第二极连接，所述第十一晶体管的第二极和所述第十二晶体管的第二极连接至所述低电平节点，所述第十二晶体管的第一极连接至所述第一控制节点；所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号，所述第三时钟信号和所述第四时钟信号为两相低频时钟信号。
[0011]其中，所述控制模块还包括第十三晶体管和第十四晶体管，所述第十三晶体管的栅极用于输入所述第三时钟信号，所述第十三晶体管的第一极连接至所述第四晶体管的第一极，所述第十三晶体管的第二极连接至所述第二控制节点，所述第十四晶体管的栅极用于输入所述第四时钟信号，所述第十四晶体管的第一极连接至所述第九晶体管的第一极，所述第十四晶体管的第二极连接至所述第九晶体管的第二极。
[0012]其中，所述控制单元还包括第十六晶体管和第十七晶体管，所述第十六晶体管的栅极与所述第十七晶体管的栅极以及所述第一晶体管的栅极连接，所述第十六晶体管的第一极与所述第九晶体管的第二极连接，所述第十六晶体管的第二极和所述第十七晶体管的第二极连接至所述低电平节点，所述第十七晶体管的第一极连接至所述第二控制节点。
[0013]其中，所述栅极驱动单元还包括第二低电平维持模块，所述第二低电平维持模块包括第十八晶体管和第十九晶体管;其中当前级栅极驱动单元的所述第十八晶体管的栅极和所述第十九晶体管的栅极连接至前一级栅极驱动单元的第二控制节点，当前级栅极驱动单元的所述第十八晶体管的第一极连接至当前级栅极驱动单元的第一控制节点，当前级栅极驱动单元的所述第十八晶体管的第二极连接至当前级栅极驱动单元的低电平节点，当前级栅极驱动单元的所述第十九晶体管的第一极连接至当前级栅极驱动单元的第二晶体管的第二极，当前级栅极驱动单元的所述第十九晶体管的第二极连接至当前级栅极驱动单元的低电平节点；当前级栅极驱动单元的所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号。
[0014]为解决上述技术问题，本发明采用的另一个技术方案是:提供一种用于驱动液晶面板的栅极驱动电路，包括Μ个级联的栅极驱动单元，其中Μ为大于1的整数，所述栅极驱动单元为上述任一项所述的栅极驱动单元，其中第Ν级栅极驱动单元的脉冲信号输入端连接至第Ν-1级栅极驱动单元的栅极信号输出端，其中Ν为整数，取值范围为1〈Ν<Μ，或第Ν级栅极驱动单元的脉冲信号输入端连接至第Ν-2级栅极驱动单元的栅极信号输出端，其中Ν为整数，取值范围为2〈N<M。
[0015]为解决上述技术问题，本发明采用的又一个技术方案是:提供一种用于驱动液晶面板的栅极驱动电路，包括Μ个级联的栅极驱动单元，其中Μ为大于1的整数;第1至第M-4级栅极驱动单元为权利要求2或4所述的栅极驱动单元，第Μ-3至第Μ级栅极驱动单元为权利要求3所述的栅极驱动单元，其中当所述第1至第Μ-4级栅极驱动单元为权利要求4所述的栅极驱动单元时，所述栅极驱动单元的第三晶体管的第二极连接至所述低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号；其中第Ν级栅极驱动单元的脉冲信号输入端连接至第Ν-1级栅极驱动单元的栅极信号输出端，其中Ν为整数，取值范围为1〈Ν<Μ，或第Ν级栅极驱动单元的脉冲信号输入端连接至第Ν-2级栅极驱动单元的栅极信号输出端，其中Ν为整数，取值范围为2〈Ν<Μ。
[0016]为解决上述技术问题，本发明采用的又一个技术方案是:包括Μ个级联的栅极驱动单元，其中Μ为大于1的整数;所述栅极驱动单元为权利要求5-7任一项所述的栅极驱动单元，其中第1至第Μ-4级栅极驱动单元中每一级栅极驱动单元的第三晶体管的第二极连接至低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号，第Μ-3至第Μ级栅极驱动单元中的每一级栅极驱动单元的第三晶体管的第二极连接至第一晶体管的第一极以输入第一脉冲信号且所述第三晶体管的栅极输入的所述第一控制信号为第二时钟信号;其中第Ν级栅极驱动单元的脉冲信号输入端连接至第Ν-1级栅极驱动单元的栅极信号输出端，其中Ν为整数，取值范围为1〈Ν<Μ，或第Ν级栅极驱动单元的脉冲信号输入端连接至第Ν-2级栅极驱动单元的栅极信号输出端，其中Ν为整数，取值范围为2〈Ν<Μ。
[0017]为解决上述技术问题，本发明采用的又一个技术方案是:包括Μ个级联的栅极驱动单元，其中Μ为大于1的整数;第1级栅极驱动单元为权利要求5-7任一项所述的栅极驱动单元，其中所述第1级栅极驱动单元的第三晶体管的第二极连接至低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号;第2至第Μ-4级栅极驱动单元为权利要求8所述的栅极驱动单元，其中所述第2至第Μ-4级栅极驱动单元中每一级栅极驱动单元的第三晶体管的第二极连接至低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号;第Μ-3至第Μ级栅极驱动单元为权利要求5-7任一项所述的栅极驱动单元，其中所述第Μ-3至第Μ级栅极驱动单元中的每一级栅极驱动单元的第三晶体管的第二极连接至第一晶体管的第一极以输入第一脉冲信号且所述第三晶体管的栅极输入的所述第一控制信号为第二时钟信号;其中第Ν级