显示器的制造方法
【专利摘要】一种显示器，包括面板、数据驱动器及扫描驱动器。面板包括像素、数据线及扫描线。数据线用以传递数据信号至像素，而扫描线用以传递扫描信号至像素。数据驱动器用以提供数据信号，而扫描驱动器用以提供扫描信号。扫描驱动器包括移位寄存器电路。移位寄存器电路包括多级进位移位寄存器及至少一第一级缓冲移位寄存器。多级进位移位寄存器包括第一进位移位寄存器及第二进位移位寄存器。第一进位移位寄存器用以产生第一启动信号启动第二进位移位寄存器。第一启动信号启动第一级缓冲移位寄存器以产生第一输出信号，第一输出信号对应于所述至少一扫描信号。
【专利说明】显示器
[0001]本申请是申请日为2010年12月6日的申请号为201010593646.7的发明专利申
请(发明名称:显示器)的分案申请。
【技术领域】
[0002]本发明是有关于一种显示器，且特别是有关于一种分别独立产生启动信号及输出信号的显不器。
【背景技术】
[0003]请同时参照图1及图2，图1绘示为传统移位寄存器电路的示意图，图2绘示为图1的信号时序图。传统移位寄存器电路122包括数级移位寄存器。为方便说明起见，在此以第I级移位寄存器SRl至第4级移位寄存器SR4为例说明。第I级移位寄存器SRl至第4级移位寄存器SR4用以产生第I级输出信号01至第4级输出信号04。第I级移位寄存器SRl的第I级输出信号01会输入至第2级移位寄存器SR2，并启动第2级移位寄存器SR2产生第2级输出信号02。第2级移位寄存器SR2的第2级输出信号02会输入至第3级移位寄存器SR3，并启动第3级移位寄存器SR3产生第3级输出信号03。第3级移位寄存器SR3的第3级输出信号03会输入至第4级移位寄存器SR4，并启动第4级移位寄存器SR4产生第4级输出信号04，以此类推。
[0004]请参照图3，图3绘示为第一种传统移位寄存器的电路图。第I级移位寄存器SRl包括晶体管Tl至T4。晶体管Tl根据时钟脉冲信号CKl输出第I级输出信号01，而晶体管T2耦接晶体管Tl并受控于第2级移位寄存器SR输出的第2级输出信号02。晶体管T3受控于第2级缓冲移位寄存器SR2输出的第2级输出信号02，而晶体管T4耦接晶体管T3，并根据第I级启动信号STV驱动晶体管Tl。晶体管T2经耦合电容Cb耦接至晶体管Tl及晶体管T2。第2级移位寄存器SR2的电路设计与第I级进位移位寄存器SRl相同在此不另行赘述。
[0005]请参照图4，图4绘示为第二种传统移位寄存器的电路图。图4与图3不同之处在于图4的移位寄存器SR1’及SR2’更包括晶体管T5。晶体管T5受控于节点B的电位以选择性地根据时钟脉冲信号CKl输出启动信号C2启动移位寄存器SR2。
[0006]然而，显示面板的可显示区(或称为AA区)，其扫描线与数据线交错，当数据线上的电压发生变化时，连带影响扫描线上的电压。所以传统移位寄存器电路的输出信号会受到噪声的干扰。当受到噪声干扰的输出信号作为下一级移位寄存器的输入时，将使得噪声被放大而导致移位寄存器电路的操作异常。
【发明内容】
[0007]本发明是有关于一种显示器，其采用进位(Carry)移位寄存器独立的输出启动信号并采用缓冲(Buffer)移位寄存器独立的输出来输出信号。由于缓冲移位寄存器及进位移位寄存器区隔为两个独立的回路，因此缓冲移位寄存器产生的输出信号不会作为下一级的启动信号。如此一来，当缓冲移位寄存器受到噪声干扰时，噪声不会被输入至下一级。所以不会因为噪声放大而导致移位寄存器电路操作异常的状况发生。
[0008]根据本发明的另一方面，提出一种显示器。显示器包括面板、数据驱动器及扫描驱动器。面板包括像素、数据线及扫描线。数据线用以传递数据信号至像素，而扫描线用以传递扫描信号至像素。数据驱动器用以提供数据信号，而扫描驱动器用以提供扫描信号。扫描驱动器包括移位寄存器电路。移位寄存器电路包括多级进位移位寄存器及至少一第一级缓冲移位寄存器。多级进位移位寄存器包括第一进位移位寄存器及第二进位移位寄存器。第一进位移位寄存器用以产生第一启动信号启动第二进位移位寄存器。第一启动信号启动第一级缓冲移位寄存器以产生第一输出信号，第一输出信号对应于所述至少一扫描信号。
【专利附图】
【附图说明】
[0009]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的【具体实施方式】作详细说明，其中:
[0010]图1绘示为传统移位寄存器电路的示意图。
[0011]图2绘示为图1的信号时序图。
[0012]图3绘示为第一种传统移位寄存器的电路图。
[0013]图4绘示为第二种传统移位寄存器的电路图。
[0014]图5绘示为一种显示器的示意图。
[0015]图6绘示为一种面板的示意图。
[0016]图7绘示为依照第一实施例的移位寄存器电路的部分示意图。
[0017]图8绘示为进位移位寄存器与缓冲移位寄存器的第一种电路图。
[0018]图9绘示为图8的信号时序图。
[0019]图10绘示为进位移位寄存器与缓冲移位寄存器的第二种电路图。
[0020]图11绘示为图10的信号时序图。
[0021]图12绘示为依照本发明第二实施例的移位寄存器电路的部分示意图。
[0022]图13绘示为依照本发明第三实施例的移位寄存器电路的部分示意图。
[0023]主要元件符号说明:
[0024]50:显示器
[0025]122:传统移位寄存器电路
[0026]510:面板
[0027]512:像素
[0028]514:扫描线
[0029]516:数据线
[0030]520:扫描驱动器
[0031]522、524、526:依照本发明较佳实施例的移位寄存器电路
[0032]530:数据驱动器
[0033]SRl ?SR4、SRl ’ ?SR4’、SRla ?SR5a、SRlb ?SR5b:移位寄存器
[0034]B、B’:节点
[0035]Tl ?T5、Tla ?T5a、Tlb ?T5b:晶体管[0036]Cb、Cb’:耦合电容
[0037]Cl?C3:稳压电容
【具体实施方式】
[0038]请同时参照图5及图6,图5绘示为一种显示器的示意图，图6绘示为一种面板的不意图。显不器50包括面板510、扫描驱动器520及数据驱动器530。面板510包括像素512、扫描线514及数据线516。数据驱动器530用以提供数据信号Dl至Dm，而扫描驱动器520用以提供扫描信号SI至Sn。数据线516用以传递数据信号Dl至Dm至像素512，而扫描线514用以传递扫描信号SI至Sn至像素512。前述扫描驱动器520例如为非晶硅栅极驱动器(Amorphous Silicon Gate, ASG),且形成于面板 510。
[0039]扫描驱动器520包括移位寄存器电路用以提供分别对应于扫描信号SI至Sn的输出信号。移位寄存器电路采用进位(Carry)移位寄存器独立的输出启动信号并采用缓冲(Buffer)移位寄存器独立的输出来输出信号。由于缓冲移位寄存器及进位移位寄存器区隔为两个独立的回路，因此缓冲移位寄存器产生的输出信号不会作为下一级的启动信号。如此一来，当缓冲移位寄存器受到噪声干扰时，噪声不会被输入至下一级。所以不会因为噪声放大而导致移位寄存器电路操作异常的情事发生。下述兹以数个实施例进一步说明移位寄存器电路的组成。
[0040]第一实施例
[0041]请参照图7，图7绘示为依照第一实施例的移位寄存器电路的部分示意图。第一实施例是以一级进位移位寄存器搭配一级缓冲移位寄存器为例说明。前述扫描驱动器520进一步包括移位寄存器电路522。移位寄存器电路522用以输出分别对应于扫描信号SI至S4的第I级输出信号01至第4级输出信号04。移位寄存器电路522包括第I级进位移位寄存器SRla至第4级进位移位寄存器SR4a及第I级缓冲移位寄存器SRlb至第4级缓冲移位寄存器SR4b。由此可知，移位寄存器电路522的进位移位寄存器的个数与缓冲移位寄存器相同。第I级进位移位寄存器SRla至第4级进位移位寄存器SR4a分别产生第2级启动信号C2至第5级启动信号C5，而第I级缓冲移位寄存器SRlb至第4级缓冲移位寄存器SR4b分别产生第I级输出信号01至第4级输出信号04。第I级输出信号01至第4级输出信号04分别与第I级启动信号Cl至第4级启动信号C4同步地产生。
[0042]第I级启动信号STV启动第I级进位移位寄存器SRla产生第2级启动信号C2，第I级启动信号STV并启动第I级缓冲移位寄存器SRlb输出第I级输出信号01。第2级启动信号C2启动第2级进位移位寄存器SR2a产生第3级启动信号C3，第2级启动信号C2并启动第2级缓冲移位寄存器SR2b输出第2级输出信号02。第3级启动信号C3启动第3级进位移位寄存器SR3a产生第4级启动信号C4，第3级启动信号C3并启动第3级缓冲移位寄存器SR3b输出第3级输出信号03。第4级启动信号C4启动第4级进位移位寄存器SR4a产生第5级启动信号C5，第4级启动信号C4并启动第4级缓冲移位寄存器SR4b输出第4级输出信号04。以此类推，后续各级进位移位寄存器与缓冲移位寄存器动作原理与前述相似，在此不另行赘述。
[0043]显示面板的可显示区(或称为AA区)，其扫描线与数据线交错，当数据线上的电压发生变化时，连带影响扫描线上的电压。所以移位寄存器电路的输出信号会受到噪声的干扰。当受到噪声干扰的输出信号作为下一级的输入时，将使得噪声被放大而导致移位寄存器电路的操作异常。
[0044]相反地，由于第一实施例的缓冲移位寄存器及进位移位寄存器区隔为两个独立的回路，因此缓冲移位寄存器产生的输出信号不会作为下一级移位寄存器单元的启动信号。如此一来，当缓冲移位寄存器受到噪声干扰时，噪声不会被输入至下一级移位寄存器单元。所以不会因为噪声放大而导致移位寄存器操作异常的情事发生。
[0045]请同时参照图8及图9，图8绘示为进位移位寄存器与缓冲移位寄存器的第一种电路图，图9绘示为图8的信号时序图。第I级进位移位寄存器SRla包括晶体管Tla至T4a，而缓冲移位寄存器SRlb包括晶体管Tl至T4。其中晶体管Tl与晶体管Tla的面积比约为5~20。晶体管Tl根据时钟脉冲信号CKl输出第I级输出信号01，而晶体管T2耦接晶体管Tl并受控于第2级缓冲移位寄存器SR2b输出的第2级输出信号02。晶体管T3受控于第2级缓冲移位寄存器SR2b输出的第2级输出信号02，而晶体管T4耦接晶体管T3，并根据第I级启动信号STV驱动晶体管Tl。晶体管T2经耦合电容Cb耦接至晶体管Tl及晶体管T2。第2级进位移位寄存器SR2a的电路设计与第I级进位移位寄存器SRla相同在此不另行赘述。
[0046]第I级缓冲移位寄存器SRlb的电路设计与第I级进位移位寄存器SRla实质上相同。晶体管Tla根据时钟脉冲信号CKl输出第2级启动信号C2，而晶体管T2a耦接晶体管Tla并受控于第2级缓冲移位寄存器SR2b输出的第2级输出信号02。晶体管T3a受控于第2级缓冲移位寄存器SR2b输出的第2级输出信号02，而晶体管T4a耦接晶体管T3a，并根据第I级启动信号STV驱动晶体管Tla。晶体管T2a经耦合电容Cb’耦接至晶体管Tla及晶体管T2a。第2级缓冲移位寄存器SR2b的电路设计与第I级缓冲移位寄存器SRlb相同，在此不另行赘述。
[0047]请参照图10及图11，图10绘示为进位移位寄存器与缓冲移位寄存器的第二种电路图，图11绘示为图10的信号时序图。进位移位寄存器与缓冲移位寄存器的电路除如图8绘示外，亦可如图10绘示。图10绘示的第I级进位移位寄存器SRla’与图8绘示的第I级进位移位寄存器SRla不同之处在于--第I级进位移位寄存器SRla’更包括晶体管T5a、稳压电容Cl、稳压电容C2及稳压电容C3,且晶体管T3a受控于第3个输出信号03。晶体管T5a耦接至晶体管Tla、晶体管T3a及晶体管T4a，并受控于时钟脉冲信号CK3。稳压电容Cl的一端耦接至晶体管Tla的控制端，且稳压电容Cl的另一端接收时钟脉冲信号CK2。稳压电容C2的一端耦接至晶体管Tla的控制端，且稳压电容C2的另一端接收时钟脉冲信号CK3。稳压电容C3的一端耦接至晶体管Tla的控制端，且稳压电容C3的另一端接收时钟脉冲信号CK4。第2级进位移位寄存器SR2a’的电路设计与第I级进位移位寄存器SRla’相同在此不另行赘述。
[0048]另外，图10绘示的第I级缓冲移位寄存器SRlb’与图8绘示的第I级进位移位寄存器SRlb不同之处在于--第I级进位移位寄存器SRlb’更包括晶体管T5，且晶体管T3受控于第3级输出信号03。晶体管T5耦接至晶体管Tl、晶体管T3及晶体管T4，并受控于时钟脉冲信号CK3。第2级缓冲移位寄存器SR2b’的电路设计与第I级缓冲移位寄存器SRlb’相同，在此不另行赘述。 [0049]需特别说明的是，稳压电容Cl、稳压电容C2及稳压电容C3的设计可进一步抑止时钟脉冲信号CKl所产生的噪声。举例来说，当时钟脉冲信号CKl电位上升时，由于晶体管Tla的栅极与源极存在着寄生电容，因此会连带影响节点B的电位。故此，借由时钟脉冲信号CK2、时钟脉冲信号CK3及时钟脉冲信号CK4的电位下降抵销时钟脉冲信号CKl的电位上升，以确保移位寄存器电路的正常动作。
[0050]第二实施例
[0051]请参照图12，图12绘示为依照本发明第二实施例的移位寄存器电路的部分示意图。第二实施例与第一实施例不同之处在于:进位移位寄存器与缓冲移位寄存器的个数不同。第二实施例是将一级进位移位寄存器搭配数级缓冲移位寄存器，为方便说明起见，第二实施例是采用一级进位移位寄存器搭配两级缓冲移位寄存器的移位寄存器电路为例说明。
[0052]前述扫描驱动器520进一步包括移位寄存器电路524。移位寄存器电路524用以输出分别对应于扫描信号SI至S5的第I级输出信号01至第5级输出信号05。移位寄存器电路524包括第I级进位移位寄存器SRla至第3级进位移位寄存器SR3a及第I级缓冲移位寄存器SRlb至第5级缓冲移位寄存器SR5b。由此可知，移位寄存器电路522的进位移位寄存器的个数少于缓冲移位寄存器。第I级进位移位寄存器SRla至第3级进位移位寄存器SR3a分别产生第2级启动信号C2至第3级启动信号C4，而第I级缓冲移位寄存器SRlb至第5级缓冲移位寄存器SR5b分别产生第I级输出信号01至第5级输出信号05。
[0053]第I级启动信号STV启动第I级进位移位寄存器SRla产生第2级启动信号C2，第I级启动信号STV并启动第I级缓冲移位寄存器SRlb输出第I级输出信号01及启动第2级缓冲移位寄存器SR2b输出第2级输出信号02。第2级启动信号C2启动第2级进位移位寄存器SR2a产生第3级启动信号C3，第2级启动信号C2并启动第3级缓冲移位寄存器SR3b输出第3级输出信号03及启动第4级缓冲移位寄存器SR4b输出第4级输出信号04。以此类推，后续各级进位移位寄存器与缓冲移位寄存器动作原理与前述相似，在此不另行赘述。
[0054]第三实施例
[0055]请参照图13，图13绘示为依照本发明第三实施例的移位寄存器电路的部分示意图。第三实施例与第一实施例不同之处在于:进位移位寄存器与缓冲移位寄存器的个数不同。第三实施例是将一级缓冲移位寄存器搭配数级进位移位寄存器，为方便说明起见，第三实施例是采用一级缓冲移位寄存器搭配两级进位移位寄存器的移位寄存器电路为例说明。
[0056]前述扫描驱动器520进一步包括移位寄存器电路526。移位寄存器电路526用以输出分别对应于扫描信号SI至S2的第I级输出信号01至第2级输出信号02。移位寄存器电路526包括第I级进位移位寄存器SRla至第5级进位移位寄存器SR5a及第I级缓冲移位寄存器SRlb至第2级缓冲移位寄存器SR2b。由此可知，移位寄存器电路526的进位移位寄存器的个数与缓冲移位寄存器不同。第I级进位移位寄存器SRla至第5级进位移位寄存器SR5a分别产生第2级启动信号C2至第6级启动信号C6，而第I级缓冲移位寄存器SRlb至第2级缓冲移位寄存器SR2b分别产生第I级输出信号01至第2级输出信号02。
[0057]第I级启动信号STV启动第I级进位移位寄存器SRla产生第2级启动信号C2，第2级启动信号C2启动第2级进位移位寄存器SR2a产生第3级启动信号C3。第2级启动信号C2及第3级启动信号C3启动第I级缓冲移位寄存器SRlb输出第I级输出信号01。
[0058]第3级启动信号C3启动第3级进位移位寄存器SR3a产生第4级启动信号C4，第4级启动信号C4启动第4级进位移位寄存器SR4a产生第5级启动信号C5。第4级启动信号C4及第5级启动信号C5启动第2级缓冲移位寄存器SR2b输出第2级输出信号02。以此类推，后续各级进位移位寄存器与缓冲移位寄存器动作原理与前述相似，在此不另行赘述。
[0059]本发明上述实施例所揭露的移位寄存器电路及显示器，具有多项优点，以下仅列举部分优点说明如下:
[0060]一、抑制因时钟脉冲信号所产生的噪声，以确保移位寄存器电路的正常动作。
[0061]二、抑制面板可显示区所产生的噪声，以确保移位寄存器电路的正常动作。
[0062]虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
【权利要求】
1.一种显不器，包括: 一面板，包括: 多个像素； 多条数据线，用以传递多个数据信号至所述像素 '及 多条扫描线，用以传递多个扫描信号至所述像素； 一数据驱动器，用以提供所述数据信号；以及 一扫描驱动器，用以提供所述扫描信号，该扫描驱动器包括一移位寄存器电路，该移位寄存器电路包括: 多级进位移位寄存器，所述多级进位移位寄存器包括: 一第一进位移位寄存器；及 一第二进位移位寄存器，该第一进位移位寄存器用以产生一第一启动信号启动该第二进位移位寄存器；以及 至少一第一级缓冲移位寄存器，该第一启动信号启动该第一级缓冲移位寄存器以产生该第一输出信号，该第一输出信号对应于所述扫描信号的至少一扫描信号。
2.如权利要求1所述的显不器，其特征在于，该第一输出信号是与该第一启动信号同步地产生。
3.如权利要求1所述的显示器，其特征在于，所述进位移位寄存器与所述缓冲移位寄存器的个数不同。
4.如权利要求1所述的显示器，其特征在于，所述多级缓冲移位寄存器还包括: 一第二级缓冲移位寄存器，该第一启动信号还启动该第二级缓冲移位寄存器以输出一第二输出信号，该第二级缓冲移位寄存器为该第一级缓冲移位寄存器的下一级。
5.如权利要求1所述的显示器，其特征在于，该第一级缓冲移位寄存器包括: 一第一晶体管，根据一第一时钟脉冲信号输出该第一输出信号； 一第二晶体管，耦接该第一晶体管并受控于一第二输出信号； 一第三晶体管，受控于该第二输出信号； 一第四晶体管，耦接该第三晶体管，并根据一第三启动信号驱动该第一晶体管；以及 一第一耦合电容，该第三晶体管及该第四晶体管经该第一耦合电容耦接至该第二晶体管。
6.如权利要求5所述的显示器，其特征在于，该第一进位移位寄存器包括: 一第五晶体管，根据该第一时钟脉冲信号输出该第一启动信号； 一第六晶体管，耦接该第五晶体管并受控于一第二输出信号； 一第七晶体管，受控于该第二输出信号； 一第八晶体管，耦接该第七晶体管，并根据该第三启动信号驱动该第五晶体管；以及 一第二耦合电容，该第七晶体管及该第八晶体管经该第二耦合电容耦接至该第六晶体管。
7.如权利要求6所述的显示器，其特征在于，该第一晶体管与该第五晶体管的面积比为5~20。
8.如权利要求1所述的显示器，其特征在于，该第一级缓冲移位寄存器包括: 一第一晶体管，根据一第一时钟脉冲信号输出该第一输出信号；一第二晶体管，耦接该第一晶体管并受控于一第二输出信号； 一第三晶体管，受控于该第二输出信号；以及 一第四晶体管，耦接该第三晶体管，并根据一第三启动信号驱动该第一晶体管； 一第五晶体管，耦接该第一晶体管、该第三晶体管及该第四晶体管，并受控于一第三时钟脉冲信号；以及 一第一耦合电容，该第三晶体管及该第四晶体管经该第一耦合电容耦接至该第二晶体管。
9.如权利要求8所述的显示器，其特征在于，该第一进位移位寄存器包括: 一第六晶体管，根据该第一时钟脉冲信号输出该第一启动信号； 一第七晶体管，耦接该第六晶体管并受控于一第二输出信号； 一第八晶体管，受控于该第二输出信号； 一第九晶体管，耦接该第八晶体管，并根据该第三启动信号驱动该第六晶体管； 一第十晶体管，耦接该第六晶体管、该第八晶体管及该第九晶体管，并受控于该第三时钟脉冲信号； 一第二耦合电容，该第八晶体管及该第九晶体管经该第二耦合电容耦接至该第七晶体管；` 一第一稳压电容,该第一稳压电容的一端稱接至该第五晶体管的控制端，且该第一稳压电容的另一端接收一第二时钟脉冲信号； 一第二稳压电容，该第二稳压电容的一端耦接至该第五晶体管的控制端，且该第二稳压电容的另一端接收该第三时钟脉冲信号；以及 一第三稳压电容，该第三稳压电容的一端耦接至该第五晶体管的控制端，且该第三稳压电容的另一端接收一第四时钟脉冲信号。
10.如权利要求9所述的显示器，其特征在于，该第一晶体管与该第六晶体管的面积比为5~20。
【文档编号】G09G3/20GK103761939SQ201410058207
【公开日】2014年4月30日 申请日期:2010年12月6日 优先权日:2010年12月6日
【发明者】宋立伟, 陈彦玮, 蔡宗霖 申请人:群康科技(深圳)有限公司, 群创光电股份有限公司