本发明涉及一种源极驱动电路，且特别涉及一种可降低电流峰值(peakcurrent)的源极驱动电路。
背景技术：
：随着显示面板的制造技术的提升，高分辨率的显示面板，例如分辨率为1920×1080(fullHD)或3840×2160(4K2K)的显示面板，以及50英寸以上的大尺寸显示面板已可大量生产。然而，对高分辨率的显示面板而言，因为像素个数增加的关系，若要维持原有的帧速率(framerate)，则源极驱动器对显示面板中每一个像素列的驱动时间必须缩短，使得源极驱动器必须提升其输出电流，以对显示面板中的每一个像素进行充电。举例而言，请参照图1A和1B，其是绘示稳定时间与电流峰值的关系示意图。如图1A和1B所示，图1A和1B的斜线部分的面积(即电流对时间的积分)相同，代表源极驱动器对像素所充电的电量相同，而在图1A中的电流峰值IP高于在图1B中的电流峰值IP，且在图1B中的稳定时间TS长于在图1A中的稳定时间TS。在图1A过大的电压降(IRdrop)而导致显示面板的驱动发生异常，电磁干扰(electromagneticinterference)的抑制效果不佳和功率消耗过高的问题。虽然图1B的电流峰值IP较图1A为小，但稳定时间TS也因而增加，可能导致在像素充电时间内未充电至正确的电位，而造成影像显示错误。技术实现要素：本发明的目的是在于提供一种源极驱动电路，可在不大幅增加像素的充电时间的情况下有效降低其输出电流的电流峰值，进而达到降低电压降、减少电磁干扰的影响和节省功率消耗的效果。根据本发明的上述目的，提出一种用以驱动显示面板的源极驱动电路。此源极驱动电路包含用以接收伽玛电压(Gammavoltage)信号和输出第一源极驱动信号至显示面板的第一像素列的多任务单元。此多任务单元包含第一切换器和第二切换器。第一切换器用以在第一帧时间内的第一时间点时，依据第一控制信号和第二控制信号而产生第一输出信号，且第一切换器具有用以输出第一输出信号的第一输出端。第二切换器用以在第一帧时间内的第二时间点时，依据第三控制信号和第四控制信号而产生第二输出信号，且第二切换器具有用以输出第二输出信号的第一输出端。其中，第一切换器的第一输出端耦接于第二切换器的第一输出端，且第一源极驱动信号为第一输出信号与第二输出信号的和。依据本发明的一实施例，上述第一切换器包含用以输出第一输出信号的第一CMOS传输门(CMOStransmissiongate)，且上述第二切换器包含用以输出第二输出信号的第二CMOS传输门。依据本发明的又一实施例，上述第二时间点在上述第一时间点之后，且第二时间点与第一时间点之间具有第一延迟时间。依据本发明的又一实施例，上述多任务单元还包含第三切换器。第三切换器用以在第一帧时间内的第三时间点时，依据第五控制信号和第六控制信号产生第三输出信号，且第三切换器具有用以输出第三输出信号的第一输出端。其中，第三切换器的第一输出端耦接于第一切换器的第一输出端和第二切换器的第一输出端，且第一源极驱动信号为第一输出信号、第二输出信号与第三输出信号的和。依据本发明的又一实施例，上述第三切换器包含用以输出第三输出信号的第三CMOS传输门。依据本发明的又一实施例，上述第三时间点在上述第二时间点之后，且第三时间点与第二时间点之间具有第二延迟时间。依据本发明的又一实施例，上述多任务单元还用以输出第二源极驱动信号至显示面板的第二像素列。上述第一切换器还用以在第一帧时间后的第二帧时间内的第四时间点时，依据第一控制信号和第二控制信号来产生第四输出信号，且第一切换器还具有用以输出第四输出信号的第二输出端。上述第二切换器还用以在第二帧时间内的第五时间点时，依据第三控制信号和第四控制信号产生第五输出信号，且第二切换器还具有用以输出第五输出信号的第二输出端。其中，第一切换器的第二输出端耦接于第二切换器的第二输出端，第二源极驱动信号为第四输出信号与第五输出信号的和，且第一源极驱动信号与第二源极驱动信号的极性为相反。依据本发明的又一实施例，上述第一切换器还包含用以输出第四输出信号的第四CMOS传输门，且上述第二切换器还包含用以输出第五输出信号的第五CMOS传输门。依据本发明的又一实施例，上述第五时间点在上述第四时间点之后，且第五时间点与第四时间点之间具有第三延迟时间。依据本发明的又一实施例，上述源极驱动电路还包含输出缓冲器，此输出缓冲器耦接于多任务单元的输入端。附图说明为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，附图的说明如下：图1A和1B是绘示稳定时间与电流峰值的关系示意图；图2是绘示本发明实施例的源极驱动电路的电路方块示意图；图3A是绘示图2中第一切换器的电路示意图；图3B是绘示图2中第二切换器的电路示意图；图4是绘示图2中各信号的时序图；图5A是绘示本发明实施例与比较例的输出电流与时间的关系的曲线示意图；图5B是绘示比较例的输出电压与时间的关系的曲线示意图；图5C是绘示本发明实施例的输出电压与时间的关系的曲线示意图；图6是绘示本发明实施例的源极驱动电路的电路方块示意图；图7是绘示图6中第三切换器的电路示意图；以及图8是绘示图6中各信号的时序图。具体实施方式以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的发明概念，其可实施于各式各样的特定内容中。所讨论的特定实施例仅供说明，并非用以限定本发明的范围。请参照图2，图2是绘示本发明实施例的源极驱动电路100的电路方块示意图。源极驱动电路100包含输出缓冲器110和多任务单元120。输出缓冲器110接收伽玛电压信号VG，且输出经过缓冲后的伽玛电压信号VI。多任务单元120用以控制极性的输出，且其包含第一切换器121和第二切换器122。第一切换器121接收伽玛电压信号VI和控制信号C1、C2，且据以产生输出信号VO1、VO2，并分别由输出端O1、O2来输出此些输出信号VO1、VO2。第二切换器122接收伽玛电压信号VI和控制信号C3、C4，且据以产生输出信号VO3、VO4，并分别由输出端O3、O4来输出此些输出信号VO3、VO4。输出信号VO1、VO3的和为源极驱动信号VD1，且输出信号VO2、VO4的和为源极驱动信号VD2。源极驱动信号VD1输入至显示面板(图未绘示)的奇数像素列，且源极驱动信号VD2输入至显示面板(图未绘示)的偶数像素列。或者，源极驱动信号VD1输入至显示面板(图未绘示)的偶数像素列，且源极驱动信号VD2输入至显示面板(图未绘示)的奇数像素列。在一些实施例中，源极驱动信号VD1和VD2分别输入至显示面板(图未绘示)的两个相邻的像素列。在一些实施例中，源极驱动信号VD1和VD2的极性为相反。即，源极驱动信号VD1和VD2的极性分别为正极性和负极性，或者源极驱动信号VD1和VD2的极性分别为负极性和正极性。请参照图3A，图3A是绘示图2中第一切换器121的电路示意图。第一切换器121包含CMOS传输门TG1、TG2。CMOS传输门TG1具有N型晶体管NM1和P型晶体管PM1。N型晶体管NM1的栅极输入控制信号C1，且P型晶体管PM1的栅极输入控制信号控制信号为控制信号C1的反相信号，在本实施例中，控制信号是藉由控制信号C1通过反相器INV1来得到。在其它实施例中，控制信号是由第一切换器121外的电路来直接提供。N型晶体管NM1的源极与P型晶体管PM1的漏极电连接至交点PI1，且交点PI1用以输入伽玛电压信号VI。N型晶体管NM1的漏极与P型晶体管PM1的源极电连接至交点PO1，且交点PO1用以输出输出信号VO1。类似地，CMOS传输门TG2具有N型晶体管NM2和P型晶体管PM2。N型晶体管NM2的栅极输入控制信号C2，且P型晶体管PM2的栅极输入控制信号控制信号为控制信号C2的反相信号，在本实施例中，控制信号是藉由控制信号C2通过反相器INV2来得到。在其它实施例中，控制信号是由第一切换器121外的电路来直接提供。N型晶体管NM2的源极与P型晶体管PM2的漏极电连接至交点PI2，且交点PI2用以输入伽玛电压信号VI。N型晶体管NM2的漏极与P型晶体管PM2的源极电连接至交点PO2，且交点PO2用以输出输出信号VO2。应注意的是，上述传输门TG1中的N型晶体管NM1、P型晶体管PM1和交点PI1、PO1的连接关系是对应输出信号VO1的准位高于伽玛电压信号VI。本领预技术人员可依据不同的设计需求而对上述传输门TG1中的各元件的连接关系进行对应的改变或变更。举例而言，若欲使伽玛电压信号VI的准位高于输出信号VO1，可将传输门TG1改变为N型晶体管NM1的漏极与P型晶体管PM1的源极电连接至交点PI1，且交点PI1用以输入伽玛电压信号VI，而N型晶体管NM1的源极与P型晶体管PM1的漏极电连接至交点PO1，且交点PO1用以输出输出信号VO1。同样地，在传输门TG2中的N型晶体管NM2、P型晶体管PM2和交点PI2、PO2的连接关系亦可依据不同的设计需求而进行对应的改变或变更。请参照图3B，图3B是绘示图2中第二切换器122的电路示意图。第二切换器122包含CMOS传输门TG3、TG4。CMOS传输门TG3具有N型晶体管NM3和P型晶体管PM3。N型晶体管NM3的栅极输入控制信号C3，且P型晶体管PM3的栅极输入控制信号控制信号为控制信号C3的反相信号，在本实施例中，控制信号是藉由控制信号C3通过反相器来得到。在其它实施例中，控制信号是由第二切换器122外的电路来直接提供。N型晶体管NM3的源极与P型晶体管PM3的漏极电连接至交点PI3，且交点PI3用以输入伽玛电压信号VI。N型晶体管NM3的漏极与P型晶体管PM3的源极电连接至交点PO3，且交点PO3用以输出输出信号VO3。类似地，CMOS传输门TG4具有N型晶体管NM4和P型晶体管PM4。N型晶体管NM4的栅极输入控制信号C4，且P型晶体管PM4的栅极输入控制信号控制信号为控制信号C4的反相信号，在本实施例中，控制信号是藉由控制信号C4通过反相器来得到。在其它实施例中，控制信号是由第二切换器122外的电路来直接提供。N型晶体管NM4的源极与P型晶体管PM4的漏极电连接至交点PI4，且交点PI4用以输入伽玛电压信号VI。N型晶体管NM4的漏极与P型晶体管PM4的源极电连接至交点PO4，且交点PO4用以输出输出信号VO4。以下结合图4来说明源极驱动电路100的操作。在帧时间FRAME1开始时(此时间点定义为t1)，控制信号C1切换为高准位，而控制信号C3维持为低准位。此时，CMOS传输门TG1导通，使得源极驱动信号VD1的电压值开始上升，且输出电流ID升高至电流峰值IP1。同时，源极驱动信号VD2的电压值开始下降。在延迟时间TSD中，输出电流ID的衰减速度、源极驱动信号VD1的电压值的上升速度和源极驱动信号VD2的电压值的下降速度逐渐减缓。在帧时间FRAME1中，输出电流ID对应于源极驱动信号VD1。经过延迟时间TSD后，接着来到时间点t2。此时，控制信号C3切换为高准位，以导通CMOS传输门TG3。同时，输出电流ID也因为CMOS传输门TG3的导通而升高至电流峰值IP2。在一些实施例中，在稳定时间TS’时的输出电流ID的衰减速度、源极驱动信号VD1的电压值的上升速度和源极驱动信号VD2的电压值的下降速度均较在延迟时间TSD时为快。直到经过稳定时间TS’后，即到达时间点t3时，源极驱动信号VD1上升至高电位，源极驱动信号VD2下降至低电位，且输出电流ID降低至趋近于0。延迟时间TSD与稳定时间TS’的总和即为源极驱动信号VD1由低电位升高至高电位时所经过的稳定时间TS。在时间点t4时，控制信号C1和C3均切换为低准位。控制信号C1和C3均为高准位时所经过的时间(即时间点t2至时间点t4)定义为全驱动时间TFD。接着，在帧时间FRAME2开始时(此时间点定义为t5)，控制信号C2切换为高准位，而控制信号C4维持为低准位。此时，CMOS传输门TG2导通，使得源极驱动信号VD2的电压值开始上升，且输出电流ID升高至电流峰值IP3。同时，源极驱动信号VD1的电压值开始下降。在延迟时间TSD中，输出电流ID的衰减速度、源极驱动信号VD2的电压值的上升速度和源极驱动信号VD1的电压值的下降速度逐渐减缓。在帧时间FRAME2中，输出电流ID对应于源极驱动信号VD2。经过延迟时间TSD后，接着来到时间点t6。此时，控制信号C4切换为高准位，以导通CMOS传输门TG4。同时，输出电流ID也因为CMOS传输门TG4的导通而升高至电流峰值IP4。在一些实施例中，在稳定时间TS’时的输出电流ID的衰减速度、源极驱动信号VD2的电压值的上升速度和源极驱动信号VD1的电压值的下降速度均较在延迟时间TSD时为快。直到经过稳定时间TS’后，即到达时间点t7时，源极驱动信号VD2上升至高电位，源极驱动信号VD1下降至低电位，且输出电流ID降低至趋近于0。延迟时间TSD与稳定时间TS’的总和即为源极驱动信号VD2由低电位升高至高电位时所经过的稳定时间TS。在时间点t8时，控制信号C2和C4均切换为低准位。控制信号C2和C4均为高准位时所经过的时间(即时间点t6至时间点t8)为全驱动时间TFD。接着，在时间点t9时，开始下一个帧时间。以下说明在延迟时间TSD和稳定时间TS’中的输出电流ID。就帧时间FRAME1而言，输出电流ID如式(1)所示：ID(t)=Vov2+2(Vov-ΔV)1RLk+(1RLk)2-(Vov-ΔV+1RLk)RL,---(1)]]>其中，ID(t)代表在时间t(t1≤t<t3)时的输出电流ID，RL为源极驱动信号VD1所输入之后续电路(图未绘示)的等效电阻值，Vov＝VH-VSS+Vtp，VH为伽玛电压信号VI的高准位电压值，VSS为控制信号C1～C4的低准位电压值，且Vtp为CMOS传输门TG1、TG2的阈值电压(thresholdvoltage)。在时间t介于时间点t1与t2之间(t1≤t<t2)时，参数k和电压差ΔV分别如式(2)和式(3)所示：k=kSD=μnCox(WL)TG1;]]>及(2)ΔV=(VH-VL)e-(t-t1)(RL+1kSDVov)CL;---(3)]]>其中，μn为CMOS传输门TG1的载流子迁移率(carriermobility)，Cox为CMOS传输门TG1的栅极介电层的电容值，CL为源极驱动信号VD1所输入的后续电路(图未绘示)的等效电容值，为CMOS传输门TG1的通道宽长比(channelaspectratio)，且VL为伽玛电压信号VI的低准位电压值。因电流峰值IP1出现在时间点t1，故电流峰值IP1可藉由计算ID(t1)而得到。此外，在时间t介于时间点t2与t3之间(t2≤t<t3)时，参数k和电压差ΔV分别如式(4)和式(5)所示：k=kFD=μnCox[(WL)TG1+(WL)TG3];]]>及(4)ΔV=(VH-VL)e-(t2-t1)(RL+1kSDVov)CL+-(t-t2)(RL+1kFDVov)CL;---(5)]]>其中，为CMOS传输门TG3的通道宽长比。同样地，因电流峰值IP2出现在时间点t2，故电流峰值IP2可藉由计算ID(t2)而得到。在本实施例中，CMOS传输门TG1和TG3的载流子迁移率和栅极介电层的电容值相等。帧时间FRAME2中的输出电流ID、参数k和电压差ΔV以及电流峰值IP3和IP4亦可藉由简单改变式(1)至式(5)的内容后而得到，故在此不赘述。应注意的是，电流峰值IP1～IP4、延迟时间TSD与稳定时间TS’的值并非限制为固定。可依据设计需求而作对应调整。举例而言，可藉由改变CMOS传输门TG1的通道宽长比的设计而调整电流峰值IP1，且可藉由改变延迟时间TSD的长度来对应调整电流峰值IP2和稳定时间TS’的长度。图5A是绘示本发明实施例与比较例的输出电流与时间的关系的曲线示意图。本发明实施例为使用包含两个切换器的多任务单元，如图2的多任务单元120，而比较例为使用仅包含一个切换器的多任务单元。其中，本发明实施例所使用的两个切换器与比较例所使用的切换器均由两个CMOS传输门所组成。本发明实施例所使用的CMOS传输门的通道宽长比的和等于比较例所使用的CMOS传输门的通道宽长比。以图3A和3B而言，CMOS传输门TG1的通道宽长比与CMOS传输门TG3的通道宽长比的和为比较例的其中一个CMOS传输门的通道宽长比，且CMOS传输门TG2的通道宽长比与CMOS传输门TG4的通道宽长比的和为比较例的另一个CMOS传输门的通道宽长比。图5A为本发明实施例与比较例的模拟结果，且在式(1)至式(5)中，RL设定为10kΩ，CL设定为100pF，VH设定为9V，VL设定为1V，VSS设定为0V，Vtp设定为-1.65V，kSD设定为21.7μA/V2，kSD设定为21.7μA/V2，kFD设定为86.7μA/V2，且延迟时间TSD设定为0.8微秒。如图5A所示，在时间为0时，本发明实施例先导通其中一个CMOS传输门(例如图3A的CMOS传输门TG1)，使得输出电流升高至450μA，而比较例的输出电流升高至700μA。接着，本发明实施例和比较例的输出电流随时间而逐渐降低。经过0.8微秒(micro-second；μs)后，本发明实施例再导通另一个CMOS传输门(例如图3B的CMOS传输门TG3)，使得输出电流再升高至440μA，而比较例的输出电流维持逐渐降低的趋势。之后，本发明实施例的和比较例的输出电流随时间而逐渐降低至0。由图5A可知，本发明实施例的电流峰值为450μA和440μA，而比较例的电流峰值为700μA。因此，相较于比较例，本发明实施例可产生较低的电流峰值。请同时参照图5B和5C，图5B是绘示比较例的输出电压与时间的关系的曲线示意图，且图5C是绘示本发明实施例的输出电压(例如图2的源极驱动信号VD1的电压值)与时间的关系的曲线示意图。比较图5B和5C可知，本发明实施例的输出电压在0秒和0.8微秒之间的上升速度较比较例的输出电压为慢，其归因于本发明实施例在0秒和0.8微秒之间仅导通其中一个CMOS传输门。在0.8微秒时，因另一个CMOS传输门大约在0.8微秒时切换为导通状态，使得输出电压的上升速度增加。由图5B和5C可知，比较例的输出电压由低准位(1V)升至高准位(9V)所需时间为5.6059微秒，而本发明实施例的输出电压由低准位升至高准位所需时间为5.8691微秒。相较于比较例，虽然本发明实施例的稳定时间(即输出电压由低准位升高至高准位或由高准位降低至低准位所需时间)微幅增加约5％，但本发明实施例的电流峰值可大幅降低约36％。因此，本发明的源极驱动电路可在不大幅增加像素的充电时间的情况下有效降低其输出电流的电流峰值。本发明的源极驱动电路中，多任务单元可包含多个切换器，且不以图2所绘示的两个切换器为限。举例而言，请参照图6，图6是绘示本发明实施例的源极驱动电路200的电路方块示意图。源极驱动电路200包含输出缓冲器210和多任务单元220。输出缓冲器210接收伽玛电压信号VG，且输出经过缓冲后的伽玛电压信号VI。多任务单元220用以控制极性的输出，且其包含第一切换器221、第二切换器222和第三切换器223。第一切换器221接收伽玛电压信号VI和控制信号C1、C2，且据以产生输出信号VO1、VO2，并分别由输出端O1、O2来输出此些输出信号VO1、VO2。第二切换器222接收伽玛电压信号VI和控制信号C3、C4，且据以产生输出信号VO3、VO4，并分别由输出端O3、O4来输出此些输出信号VO3、VO4。第三切换器223接收伽玛电压信号VI和控制信号C5、C6，且据以产生输出信号VO5、VO6，并分别由输出端O5、O6来输出此些输出信号VO5、VO6。输出信号VO1、VO3、VO5的和为源极驱动信号VD1，且输出信号VO2、VO4、VO6的和为源极驱动信号VD2。源极驱动信号VD1输入至显示面板(图未绘示)的奇数像素列，且源极驱动信号VD2输入至显示面板(图未绘示)的偶数像素列。或者，源极驱动信号VD1输入至显示面板(图未绘示)的偶数像素列，且源极驱动信号VD2输入至显示面板(图未绘示)的奇数像素列。在一些实施例中，源极驱动信号VD1和VD2分别输入至显示面板(图未绘示)的两个相邻的像素列。在一些实施例中，源极驱动信号VD1和VD2的极性为相反。即，源极驱动信号VD1和VD2的极性分别为正极性和负极性，或者源极驱动信号VD1和VD2的极性分别为负极性和正极性。图6中的第一切换器221和第二切换器222的电路结构分别与图2中的第一切换器121和第二切换器122相同，故第一切换器221和第二切换器222的电路结构在此不赘述。请参照图7，图7是绘示图6中第三切换器223的电路示意图。第三切换器223包含CMOS传输门TG5、TG6。CMOS传输门TG5具有N型晶体管NM5和P型晶体管PM5。N型晶体管NM5的栅极输入控制信号C5，且P型晶体管PM5的栅极输入控制信号控制信号为控制信号C5的反相信号，在本实施例中，控制信号是藉由控制信号C5通过反相器INV5来得到。在其它实施例中，控制信号是由第三切换器223外的电路来直接提供。N型晶体管NM5的源极与P型晶体管PM5的漏极电连接至交点PI5，且交点PI5用以输入伽玛电压信号VI。N型晶体管NM5的漏极与P型晶体管PM5的源极电连接至交点PO5，且交点PO5用以输出输出信号VO5。类似地，CMOS传输门TG6具有N型晶体管NM6和P型晶体管PM6。N型晶体管NM6的栅极输入控制信号C6，且P型晶体管PM6的栅极输入控制信号控制信号为控制信号C6的反相信号，在本实施例中，控制信号是藉由控制信号C6通过反相器INV6来得到。在其它实施例中，控制信号是由第三切换器223外的电路来直接提供。N型晶体管NM6的源极与P型晶体管PM6的漏极电连接至交点PI6，且交点PI6用以输入伽玛电压信号VI。N型晶体管NM6的漏极与P型晶体管PM6的源极电连接至交点PO6，且交点PO6用以输出输出信号VO6。以下结合图8来说明源极驱动电路200的操作。在帧时间FRAME1开始时(此时间点定义为t1)，控制信号C1切换为高准位，而控制信号C3和C5维持为低准位。此时，CMOS传输门TG1导通，使得源极驱动信号VD1的电压值开始上升，且输出电流ID升高至电流峰值IP1’。同时，源极驱动信号VD2的电压值开始下降。在延迟时间TSD1中，输出电流ID的衰减速度、源极驱动信号VD1的电压值的上升速度和源极驱动信号VD2的电压值的下降速度逐渐减缓。在帧时间FRAME1中，输出电流ID系对应于源极驱动信号VD1。经过延迟时间TSD1后，接着来到时间点t2。此时，控制信号C3切换为高准位，以导通CMOS传输门TG3，而控制信号C5维持为低准位。同时，输出电流ID也因为CMOS传输门TG3的导通而升高至电流峰值IP2’。在延迟时间TSD2中，输出电流ID的衰减速度、源极驱动信号VD1的电压值的上升速度和源极驱动信号VD2的电压值的下降速度逐渐减缓。在一些实施例中，在延迟时间TSD2时的输出电流ID的衰减速度、源极驱动信号VD1的电压值的上升速度和源极驱动信号VD2的电压值的下降速度均较在延迟时间TSD1时为快。经过延迟时间TSD2后，接着来到时间点t3。此时，控制信号C5切换为高准位，以导通CMOS传输门TG5。同时，输出电流ID也因为CMOS传输门TG5的导通而升高至电流峰值IP3’。在一些实施例中，在稳定时间TS’时的输出电流ID的衰减速度、源极驱动信号VD1的电压值的上升速度和源极驱动信号VD2的电压值的下降速度均较在延迟时间TSD1和TSD2时为快。直到经过稳定时间TS’后，即到达时间点t4时，源极驱动信号VD1上升至高电位，源极驱动信号VD2下降至低电位，且输出电流ID降低至趋近于0。延迟时间TSD1和TSD2与稳定时间TS’的总和即为源极驱动信号VD1由低电位升高至高电位时所经过的稳定时间TS。在时间点t5时，控制信号C1、C3和C5均切换为低准位。控制信号C1、C3和C5均为高准位时所经过的时间(即时间点t3至时间点t5)定义为全驱动时间TFD。接着，在帧时间FRAME2开始时(此时间点定义为t6)，控制信号C2切换为高准位，而控制信号C4和C6维持为低准位。此时，CMOS传输门TG2导通，使得源极驱动信号VD2的电压值开始上升，且输出电流ID升高至电流峰值IP4’。同时，源极驱动信号VD1的电压值开始下降。在延迟时间TSD1中，输出电流ID的衰减速度、源极驱动信号VD2的电压值的上升速度和源极驱动信号VD1的电压值的下降速度逐渐减缓。在帧时间FRAME2中，输出电流ID对应于源极驱动信号VD2。经过延迟时间TSD1后，接着来到时间点t7。此时，控制信号C4切换为高准位，以导通CMOS传输门TG4，而控制信号C6维持为低准位。同时，输出电流ID也因为CMOS传输门TG4的导通而升高至电流峰值IP5’。在延迟时间TSD2中，输出电流ID的衰减速度、源极驱动信号VD2的电压值的上升速度和源极驱动信号VD1的电压值的下降速度逐渐减缓。在一些实施例中，在延迟时间TSD2时的输出电流ID的衰减速度、源极驱动信号VD2的电压值的上升速度和源极驱动信号VD1的电压值的下降速度均较在延迟时间TSD1时为快。经过延迟时间TSD2后，接着来到时间点t8。此时，控制信号C6切换为高准位，以导通CMOS传输门TG6。同时，输出电流ID也因为CMOS传输门TG6的导通而升高至电流峰值IP6’。在一些实施例中，在稳定时间TS’时的输出电流ID的衰减速度、源极驱动信号VD2的电压值的上升速度和源极驱动信号VD1的电压值的下降速度均较在延迟时间TSD1和TSD2时为快。直到经过稳定时间TS’后，即到达时间点t9时，源极驱动信号VD2上升至高电位，源极驱动信号VD1下降至低电位，且输出电流ID降低至趋近于0。延迟时间TSD1和TSD2与稳定时间TS’的总和即为源极驱动信号VD2由低电位升高至高电位时所经过的稳定时间TS。在时间点t10时，控制信号C2、C4和C6均切换为低准位。控制信号C2、C4和C6均为高准位时所经过的时间(即时间点t8至时间点t10)为全驱动时间TFD。接着，在时间点t11时，开始下一个帧时间。图2和图6分别以切换器为两个和三个为实施例来作说明，本领域技术人员当可依据上述实施例的说明延伸为以三个以上的切换器来实施，故三个以上的切换器的实施例亦为本发明所涵盖。以源极驱动电路具有M个切换器为例，若此M个切换器的电路结构与图3A所绘示的电路结构相同，在一帧时间内依序导通此M个切换器中的CMOS传输门，且此M个切换器中的CMOS传输门切换为导通状态的时间点依序为t1、t2、…、tM，则输出电流如式(6)所示：ID(t)=Vov2+2(Vov-ΔV)1RLki+(1RLki)2-(Vov-ΔV+1RLki)RL,---(6)]]>其中1≤i≤M且i为正整数，且参数ki和电压差ΔV分别如式(7)和式(8)所示：ki=Σj=1iμnCox(WL)j;]]>及(7)ΔV=(VH-VL)e-(t-t1)(RL+1k1Vov)CL(i=1)(VH-VL)e[-(t-ti)(RL+1kiVov)CL+Σl=1i-1-(tl+1-tl)(RL+1klVov)CL](1<i≤M).---(8)]]>综上所述，本发明的源极驱动电路可在不大幅增加像素的充电时间的下有效降低其输出电流的电流峰值，进而达到降低电压降、减少电磁干扰的影响和节省功率消耗的效果。虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。【符号说明】100、200：源极驱动电路110、210：输出缓冲器120、220：多任务单元121、221：第一切换器122、222：第二切换器223：第三切换器C1～C6、控制信号ID：输出电流FRAME1、FRAME2：帧时间INV1～INV6：反相器IP、IP1、IP2、IP3、IP4、IP1’、IP2’、IP3’、IP4’、IP5’、IP6’：电流峰值NM1～NM6：N型晶体管O1～O6：输出端PI1～PI6、PO1～PO6：交点PM1～PM6：P型晶体管t1～t11：时间点TFD：全驱动时间TS、TS’：稳定时间TSD、TSD1、TSD2：延迟时间TG1～TG6：CMOS传输门VD1、VD2：源极驱动信号VG、VI：伽玛电压信号VO1～VO6：输出信号当前第1页1 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