移位寄存器单元、栅极驱动电路及显示装置制造方法
【专利摘要】本实用新型实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，涉及显示【技术领域】，解决了由于阈值电压损失导致的移位寄存器驱动能力下降的问题。所述移位寄存器单元包括第一晶体管、输入模块、第一控制模块、第二控制模块、输出模块。
【专利说明】移位寄存器单元、栅极驱动电路及显示装置
【技术领域】
[0001]本实用新型涉及，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
【背景技术】
[0002]在制作液晶显示器(Liquid Crystal Display，简称LCD)或有机发光二极管(Organic Light-Emitting D1de，简称0LED)显示器的过程中，需要将驱动 IC (IntegratedCircuit，集成电路)通过绑定(Bonding)工艺制作于显示面板的非显示区域，以向显示面板输入驱动信号。
[0003]为了降低成本，现有技术中采用GOA (Gate Driver on Array，阵列基板行驱动)技术将TFT (Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。
[0004]以OLED显示器为例，在显示驱动的过程中，GOA电路依次向各行栅线发出行扫描驱动信号，以打开各行像素中的TFT ;然后，数据信号通过数据线，经过TFT的源极传输至与TFT的漏极相连接的像素电极上，并将所述数据信号转换为电流驱动OLED发光显示。
[0005]现有技术中，GOA电路由多个级联的移位寄存器(shift register)构成，每一级移位寄存器的输出连接各行像素单元中的TFT栅极。随着显示面板不断向高清、高PPI (Pixels Per Inc，每英寸所拥有的像素数目)的趋势发展，显示面板的像素数目不断的提高，使得移位寄存器在一帧的扫描时间内，需要扫描的栅线的行数不断增加。然而由于每一个移位寄存器中包括多个TFT，所述TFT在信号传输的过程中，会产生阈值电压的损失。因此，导致在行扫描的过程中，每一行的扫描信号的脉宽不断的变窄，从而降低了移位寄存器的驱动能力。
实用新型内容
[0006]本实用新型的实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，解决了由于阈值电压损失导致的移位寄存器驱动能力下降的问题。
[0007]为达到上述目的，本实用新型的实施例采用如下技术方案:
[0008]本实用新型实施例的一方面，提供一种移位寄存器单元，包括:第一晶体管、输入模块、第一控制模块、第二控制模块、输出模块；
[0009]所述输入模块，分别连接触发信号端、第一时钟信号端、第二时钟信号端以及第一节点；用于根据所述第一时钟信号端或所述第二时钟信号端输入的信号，将所述触发信号端输入的信号传输至所述第一节点；
[0010]所述第一晶体管，其栅极连接所述第一节点，第一极连接第三时钟信号端，第二极与所述第一控制模块以及第二节点相连接；用于在导通且所述输入模块关闭后，将其栅极处于悬空状态，以使得所述第三时钟信号端输入的信号，在不损失所述第一晶体管的阈值电压的情况下传输至所述第二节点；在所述第一晶体管导通时，所述第三时钟信号端输入的信号传输至所述第一控制模块；
[0011]所述第一控制模块，分别连接第一电压端、第三节点、所述第三时钟信号端、以及所述第一晶体管的第二极；用于在所述第三时钟信号端或所述第一电压端输入信号的控制下进行开启和关闭，当所述第一控制模块开启时，将所述第一电压端或所述第三时钟信号端输入的信号施加于所述第三节点；
[0012]所述第二控制模块，分别连接第二电压端、所述第二节点、所述第一时钟信号端、所述第二时钟信号端以及所述第三节点；用于根据所述第三节点的电位、所述第一时钟信号端或所述第二时钟信号端输入的信号，将所述第二电压端的电压施加于所述第二节点；
[0013]所述输出模块，分别连接所述第二节点、所述第三节点、所述第二电压端、所述第二时钟信号端以及本级信号输出端；用于根据所述第二节点或所述第三节点的电位，将第二时钟信号端输入的扫描信号或所述第二电压端输入的信号传输至所述本级信号输出端。
[0014]本实用新型实施例的另一方面，提供一种栅极驱动电路，包括多级如上所述的移位寄存器单元。
[0015]本实用新型实施例的又一方面，提供一种显示装置，包括上述栅极驱动电路。
[0016]本实用新型实施例的又一方面，提供一种移位寄存器单元的驱动方法，包括用于驱动如上所述任一项移位寄存器单元的方法，在第一电压端输入低电平，第二电压端输入高电平的情况下，所述方法包括:
[0017]第一阶段，触发信号端、第一时钟信号端输入低电平，第二时钟信号端与第三时钟信号端输入高电平；
[0018]所述第一时钟信号端输入低电平，所述输入模块将所述触发信号端输入的低电平传输至第一节点；第一晶体管导通，并将第三时钟信号端输入的高电平传输至第二节点；
[0019]所述第一时钟信号输入端输入的低电平将第二控制模块开启，使得所述第二电压端输入的高电平传输至所述第二节点，维持所述第二节点的电位为高电平；
[0020]所述第一时钟信号端输入的低电平将第一控制模块开启，所述第一控制模块将所述第一电压端输入的低电平传输至第三节点，在第三节点低电位的控制下，输出模块将第二电压端输入的高电平传输至本级信号输出端；
[0021]第二阶段，所述第三时钟信号端输入低电平，所述触发信号端、所述第一时钟信号端与所述第二时钟信号端输入高电平；
[0022]所述第一时钟信号端以及所述第二时钟信号端输入高电平，将所述输入模块关闭，所述第一晶体管的栅极处于悬空状态，使得所述第三时钟信号端输入的低电平，在无阈值电压损失的情况下传输至第二节点；在第二节点低电位的控制下，所述输出模块将所述第二时钟信号输入的高电平传输至所述本级信号输出端；
[0023]所述第一时钟信号输入端以及所述第二时钟信号端输入的高电平将第二控制模块关闭；
[0024]所述第三时钟信号端输入的低电平将第一控制模块开启，所述第一控制模块将所述第三时钟信号端输入的低电平传输至第三节点，在第三节点低电位的控制下，所述输出模块将第二电压端输入的高电平传输至本级信号输出端；
[0025]第三阶段，所述第二时钟信号端输入低电平，所述触发信号端、所述第一时钟信号端与所述第三时钟信号端输入高电平；
[0026]所述第二时钟信号端输入低电平将所述输入模块打开，使得所述触发信号端输入的高电平传输至所述第一晶体管的栅极，所述第一晶体管处于截止状态；
[0027]所述第一控制模块保持开启状态，将所述第三时钟信号端输入的高电平传输至所述第三节点；
[0028]所述第一时钟信号端与所述第三时钟信号端输入高电平，将所述第二控制模块关闭，所述第二节点的电位保持低电平，所述输出模块将所述第二时钟信号输入的低电平传输至所述本级信号输出端；
[0029]第四阶段，所述第一时钟信号端输入低电平，所述触发信号端、所述第一时钟信号端与所述第二时钟信号端输入高电平；
[0030]所述第一时钟信号端输入低电平将第二控制模块打开，使得所述第二电压端输入的高电平传输至所述第二节点；
[0031]所述第一时钟信号端输入低电平将第一控制模块打开，使得第一电压端输入的低电平传输至所述第三节点；在第三节点的控制下，所述输出模块将所述第二电压端输入的高电平传输至所述本级信号输出端。
[0032]本实用新型实施例提供一种移位寄存器单元、栅极驱动电路及显示装置。其中，所述移位寄存器单元包括第一晶体管、输入模块、第一控制模块、第二控制模块以及输出模块。这样一来，一方面，在第一时钟信号端、第二时钟信号端输入的信号的控制下，将输入模块打开，使得触发信号端输入的电压传输至第一晶体管的栅极，从而对第一晶体管的启闭进行控制；当输入模块将第一晶体管导通后再关闭，这时所述第一晶体管的栅极处于悬空状态，通过第一晶体管的栅极与漏极之间的寄生电容的自举作用，可以将第三时钟信号端输入的信号，在不损失第一晶体管的阈值电压的情况下，通过第一晶体管后传输至第二节点。从而避免了第二节点接收到的电压信号受到阈值电压的影响。此外，当第一晶体管导通时，可以将第三时钟信号端输入的信号传输至第一控制模块；当所述第三时钟信号端或第一电压端输入信号将所述第一控制模块开启时，所述第三时钟信号端或第一电压端输入信号传输至第三节点。根据第三节点的电位、第一时钟信号端或第二时钟信号端输入的信号对第二控制模块进行开启和关闭，当所述第二控制模块开启后，能够将第二电压端的电压传输至所述第二节点。此外，第三控制节点还可以控制输出模块将第二电压端的电压传输至本级信号输出端，以使得在移位寄存器单元的非输出阶段，本级信号输出端不会输出扫描信号。
[0033]另一方面，在第二节点的电位不会受到阈值电压损失的基础上，第二节点也能够控制输出模块将第二时钟信号端输入的信号传输至所述本级信号输出端，以使得本级信号输出端对与其相连的栅线进行扫描。由于移位寄存器单元在对信号进行移位输出的过程中避免了移位寄存器单元中晶体管自身阈值电压的损失，从而使得栅线接收到的扫描信号的脉宽不会变窄，进而可以提高到了移位寄存器单元的驱动能力。
【专利附图】
【附图说明】
[0034]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1a为本实用新型实施例提供的一种移位寄存器单元的结构示意图；
[0036]图1b为本实用新型实施例提供的另一种移位寄存器单元的结构示意图；
[0037]图2为本实用新型实施例提供的一种栅极驱动电路的结构示意图；
[0038]图3为本实用新型实施例提供的另一种移位寄存器单元的结构示意图；
[0039]图4为本实用新型实施例提供的一种移位寄存器单元的驱动信号时序图。
【具体实施方式】
[0040]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0041]本实用新型实施例提供一种移位寄存器单元，如图1a所示，可以包括:第一晶体管Tl、输入模块10、第一控制模块20、第二控制模块30、输出模块40。
[0042]具体的，输入模块10，可以分别连接触发信号端STV、第一时钟信号端CKC、第二时钟信号端CKB以及第一节点A。
[0043]用于根据第一时钟信号端CKC或第二时钟信号端CKB输入的信号，将触发信号端STV输入的信号传输至第一节点A。
[0044]第一晶体管Tl，其栅极连接第一节点A，第一极连接第三时钟信号端CKA，第二极与第一控制模块20以及第二节点B相连接。
[0045]用于在导通且输入模块关闭后，其栅极处于悬空状态。此时，第一晶体管Tl的栅极与漏极之间的寄生电容，由于其具有自举的作用，可以将第三时钟信号端CKA输入的信号，在不损失第一晶体管Tl的阈值电压(Vthp)的情况下传输至第二节点B。
[0046]此外，在第一晶体管Tl导通时，第三时钟信号端CKA输入的信号传输至第一控制模块20。
[0047]第一控制模块20，可以分别连接第一电压端VGL、第三节点C、第三时钟信号端CKA、以及第一晶体管Tl的第二极。
[0048]用于在第三时钟信号端CKA或第一电压端VGL输入信号的控制下进行开启和关闭。当第一控制模块20开启时，可以将第一电压端VGL或第三时钟信号端CKA输入的信号施加于第三节点C。
[0049]第二控制模块30，可以分别连接第二电压端VGH、第二节点B、第一时钟信号端CKC、第二时钟信号端CKB以及第三节点C。
[0050]用于根据第三节点C的电位、第一时钟信号端CKC或第二时钟信号端CKB输入的信号，将第二电压端VGH的电压施加于所第二节点B。
[0051]输出模块40，分别连接第二节点B、第三节点C、第二电压端VGH、第二时钟信号端CKB以及本级信号输出端Vout。
[0052]用于根据第二节点B或第三节点的电位C，将第二时钟信号端CKB输入的信号或第二电压端VGH输入的信号传输至本级信号输出端Vout。
[0053]需要说明的是，第一、本实用新型实施例中，是以第一电压端VGL输入低电平或接地，第二电压端VGH输入高电平，为例进行的说明。
[0054]在此情况下，第一晶体管Tl为P型晶体管，其像素单元中与栅线相连接的晶体管也为P型晶体管。这样一来，第二时钟信号端CKB输入的扫描信号应当为低电平。因此，输出模块40，根据第三节点的电位C，将第二电压端VGH输入的高电平传输至本级信号输出端Vout的目的在于，在移位寄存器单元的非输出阶段，避免所述本级信号输出端Vout输出扫描信号，从而可以避免栅线误打开。
[0055]第二、如图2所示，多级如上所述的移位寄存器单元(SR1、SR2…SRn)能够构成一种栅极驱动电路。
[0056]除最后两级移位寄存器单元SRn外，第i个移位寄存器单元的本级信号输出端Vout与第i+2个移位寄存器单元的信号输入端相Input连接。其中，I ^ i ^ η~2, η为所述移位寄存器单元的总数。
[0057]此外，上述栅极驱动电路的各级移位寄存器单元(SR1、SR2…SRn)中的第一级移位寄存器单元SRl的信号输入端输入Input连接触发信号端STVl，第二级移位寄存器单元SR2的信号输入端输入Input连接触发信号端STV2。其中，触发信号端STV(包括STVl、STV2，且STVl与STV2不同)输入触发信号后，栅极驱动电路开始对显示面板中的栅线进行逐行扫描。
[0058]第三、上述输出模块40，如图1b所示，可以包括:第一输出子模块401以及第二输出子模块402。
[0059]其中，第一输出子模块401，分别连接第三节点C、第二电压端以VGH及本级信号输出端Vout ;用于根据第三节点C的电位，将所述第二电压端VGH输入的信号传输至本级信号输出端Vout。这样一来，第三控制节点C可以控制第一输出子模块401的启闭，当第一输出子模块401开启后，将第二电压端VGH的电压传输至本级信号输出端，以使得在移位寄存器单元的非输出阶段，本级信号输出端Vout不会输出扫描信号。
[0060]第二子输出模块402，分别连接第二节点B、第二时钟信号端CKB以及本级信号输出端Vout ;用于根据第二节点B的电位，将第二时钟信号端输入CKB的扫描信号传输至本级信号输出端Vout。这样一来，第二节点B能够控制第二输出子模块402的启闭，当第二输出子模块402开启后，当第二时钟信号端CKB输入的信号为扫描信号时，可以将所述扫描信号传输至所述本级信号输出端Vout，以使得本级信号输出端Vout对与其相连的栅线进行扫描。
[0061]本实用新型实施例提供一种移位寄存器单元，包括第一晶体管、输入模块、第一控制模块、第二控制模块以及输出模块。这样一来，一方面，在第一时钟信号端、第二时钟信号端输入的信号的控制下，将输入模块打开，使得触发信号端输入的电压传输至第一晶体管的栅极，从而对第一晶体管的启闭进行控制；当输入模块将第一晶体管导通后再关闭，这时所述第一晶体管的栅极处于悬空状态，通过第一晶体管的栅极与漏极之间的寄生电容的自举作用，可以将第三时钟信号端输入的信号，在不损失第一晶体管的阈值电压的情况下，通过第一晶体管后传输至第二节点。从而避免了第二节点接收到的电压信号受到阈值电压的影响。此外，当第一晶体管导通时，可以将第三时钟信号端输入的信号传输至第一控制模块；当所述第三时钟信号端或第一电压端输入信号将所述第一控制模块开启时，所述第三时钟信号端或第一电压端输入信号传输至第三节点。根据第三节点的电位、第一时钟信号端或第二时钟信号端输入的信号对第二控制模块进行开启和关闭，当所述第二控制模块开启后，能够将第二电压端的电压传输至所述第二节点。此外，第三控制节点还可以控制输出模块将第二电压端的电压传输至本级信号输出端，以使得在移位寄存器单元的非输出阶段，本级信号输出端不会输出扫描信号。
[0062]另一方面，在第二节点的电位不会受到阈值电压损失的基础上，第二节点也能够控制输出模块将第二时钟信号端输入的信号传输至所述本级信号输出端，以使得本级信号输出端对与其相连的栅线进行扫描。由于移位寄存器单元在对信号进行移位输出的过程中避免了移位寄存器单元中晶体管自身阈值电压的损失，从而使得栅线接收到的扫描信号的脉宽不会变窄，进而可以提高到了移位寄存器单元的驱动能力。
[0063]以下，对如图1a或图1b所示的移位寄存器单元的具体结构进行详细的举例说明。
[0064]如图3所示，第二输出子模块402可以包括:
[0065]第二晶体管T2，其栅极与第二节点B相连接，第一极连接第二时钟信号端CKB，第二极连接本级信号输出端Vout。
[0066]第一电容Cl，其一端与第二晶体管T2的栅极相连接，另一端连接第二晶体管T2的第二极。
[0067]这样一来，当第二晶体管T2导通，并且其栅极处于悬空状态时，可以通过其栅极与漏极之间的寄生电容的自举作用，将第二时钟信号端CKB输入的扫描信号，在不会损失第二晶体管T2的阈值电压(Vthp)的情况下，输出至本级信号输出端Vout。从而可以避免行扫描过程中，扫描信号的脉宽变窄的现象，进而能够提升移位寄存器单元的驱动能力。
[0068]综上所述，移位寄存器单元通过第一晶体管Tl自身寄生电容的自举作用，避免了第二节点B接收到的电压信号受到阈值电压的影响。在此基础上，还通过第二晶体管T2自身寄生电容的自举作用，避免了本级信号输出端Vout输出的扫描信号在传输过程中受到阈值电压损失的影响。从而避免了扫描信号的脉宽在传输过程中逐渐变窄的现象，因此能够提尚移位寄存器单兀的驱动能力。
[0069]输入模块10可以包括:
[0070]第三晶体管T3，其栅极连接第一时钟信号端CKC，第一极与第一节点A相连接，第二极连接触发信号端STV。
[0071]第四晶体管T4，其栅极连接第二时钟信号端CKB，第一极连接触发信号端STV，第二极与第一节点A相连接。
[0072]当第三晶体管T3或第四晶体管T4导通时，能够将触发信号端STV输入的信号输出至第一节点A，从而控制第一节点A的电位。
[0073]第一控制模块20可以包括:
[0074]第五晶体管T5，其栅极连接第一时钟信号端CKC，第一极连接第一电压端VGL，第二极与第三节点C相连接。当第五晶体管T5导通时，第三节点C的电压为第一电压端VGL输入的电压值。
[0075]第六晶体管T6，其栅极连接第一晶体管Tl的第二极，第一极连接第三时钟信号端CKA，第二极与第三节点C相连接。当第六晶体管T6导通时，第三节点C的电位，为第三时钟信号端CKA通过第一晶体管Tl输入至第三节点的电压值。
[0076]第二控制单元30可以包括:
[0077]第七晶体管T7，其栅极连接第二时钟信号端CKB，第一极与第二节点B相连接。
[0078]第八晶体管T8，其栅极连接第一时钟信号端CKC，第一极连接第二节点B，第二极与第二电压端VGH相连接。
[0079]第九晶体管T9，其栅极连接第三节点C，第一极与第七晶体管的T7第二极相连接，第二极连接第二电压端VGH。
[0080]当第八晶体管T8导通后，第二节点B的电压为第二电压端VGH输入的电压。当第七晶体管T7和第九晶体管T9同时导通时，第二节点B的电压为第二电压端VGH输入的电压。
[0081]第一输出子模块401可以包括:
[0082]第十晶体管T10，其栅极连接第三节点C，第一极与本级信号输出端Vout相连接，第二极连接第二电压端VGH。
[0083]第二电容C2，其一端连接第十晶体管TlO的栅极，另一端与所述第十晶体管TlO的第二极相连接。
[0084]当第十晶体管TlO导通时，本级信号输出端Vout输出第二电压端VGH输入的信号。
[0085]以下结合移位寄存器单元的时序图，如图4所示，以第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9以及第十晶体管TlO均为P型晶体管为例，对上述移位寄存器单元的工作过程进行详细的描述。其中，晶体管的第一极可以是源极、第二极可以是漏极。
[0086]第一阶段Pl，STV = O ；CKC = O ；CKB = I ；CKA = I ；Vout = I。需要说明的是，以下实施例中，“ O ”表示低电平；“ I”表示高电平。
[0087]第一时钟信号端CKC输入低电平，第三晶体管T3导通将触发信号端STV输入的低电平传输至第一节点A。由于触发信号端STV输入的信号在通过第三晶体管T3时，会有阈值电压的损失，因此，A点的电位为VL+| Vthp I。
[0088]在第一节点A低电位的控制下，第一晶体管Tl导通，并将第三时钟信号端CKA输入的高电平传输至第二节点B。在第二节点B高电位的控制下，第二晶体管T2处于截止状
--τ O
[0089]第一时钟信号输入端CKC输入的低电平将第八晶体管Τ8导通，使得第二电压端VGH输入的高电平传输至第二节点B，从而维持第二节点B的电位为高电平。
[0090]同时，第一时钟信号端CKC输入的低电平将第五晶体管Τ5导通，使得第一电压端VGL输入的低电平传输至第三节点C，在第三节点低电位的控制下，第十晶体管TlO导通，可以将第二电压端VGH输入的高电平传输至本级信号输出端Vout。由于像素单元中与栅线相连接的晶体管同样为P型晶体管，因此此时本级信号输出端Vout输出的电压信号并非扫描信号，所以在第一阶段P1，栅线不输出扫描信号。
[0091]第二阶段P2，STV = I ；CKC = I ；CKB = I ；CKA = O ；Vout = I。
[0092]第一时钟信号端CKC以及第二时钟信号端CKB输入高电平，第四晶体管T4与第三晶体管T3处于截止状态。由于在第一阶段P2中第一晶体管Tl导通，而在本阶段，第一晶体管Tl的栅极并没有输入高电平以使得第一晶体管Tl处于截止状态。因此，此时的第一晶体管Tl的栅极处于悬空状态。这样一来，第一晶体管Tl的栅极与漏极之间存在寄生电容，而该寄生电容具有自举作用，能够在漏极电位升高的情况下，将栅极的电位也随之升高，以确保寄生电容两端的电压不变。
[0093]具体的，在第一阶段Pl中，第一晶体管Tl导通，其栅极即第一节点A的电位为VL+|Vthp|，漏极即第二节点B为高电平(VH)，因此第一晶体管Tl自身的寄生电容两端的电压值为VL+1 Vthp 1-VH。然而，在第二阶段P2，第一晶体管Tl的栅极处于悬空状态，此时第一晶体管Tl仍然导通，这样可以将第三时钟信号端CKA输入的低电平输入的低电平传输至第二节点B，使得第二节点B的电位最终为低电平(VL)。为了保证寄生电容两端的电压(VL+1 Vthp 1-VH)不变，因此，通过寄生电容的自举作用，可以将第一节点A的电位升至2VL+|Vthp|-VH。此时的第一晶体管Tl工作在线性区域。
[0094]综上所述，通过第一晶体管Tl自身寄生电容的自举作用，可以使得第三时钟信号端输入CKA的低电平，在无阈值电压损失的情况下传输至第二节点B。从而避免了信号传输过程中，由于晶体管的阈值电压损失而造成第二节点B接受到的电压信号脉宽变窄的现象。
[0095]在第二节点B低电位的控制下，第二晶体管T2导通；将第二时钟信号CKB输入的高电平传输至本级信号输出端Vout。由于本级信号输出端Vout输出高电平，因此在第二阶段P2，栅线仍然不输出扫描信号。
[0096]此外，第一时钟信号输入端CKC以及第二时钟信号端CKB输入高电平，使得第七晶体管T7和第八晶体管T8处于截止状态，从而避免了第二电压端VGH将第二节点B的电位拉升至高电平。
[0097]第三时钟信号端CKA输入的低电平将第六晶体管T6导通，并将第三时钟信号端CKA输入的低电平传输至第三节点C，在第三节点C低电位的控制下，第十晶体管TlO导通，从而将第二电压端VGH输入的高电平传输至本级信号输出端Vout，以避免本级信号输出端Vout向栅线输出扫描信号。
[0098]第三阶段P3，STV = I ；CKC = I ；CKB = O ；CKA = I ；Vout = 0。
[0099]第二时钟信号端CKB输入低电平将第四晶体管T4导通，使得触发信号端STV输入的高电平传输至第一晶体管Tl的栅极，所述第一晶体管Tl处于截止状态。
[0100]由于第六晶体管T6的栅极未输入高电平，因此第六晶体管T6保持上一阶段的开启状态，将第三时钟信号端CKA输入的高电平传输至所述第三节点C。在所述第三节点高电位的控制下，使得第十晶体管TlO处于截止状态。避免了第十晶体管TlO将第二电压端VGH输入的高电平传输至本级信号输出端Vout。
[0101]第一时钟信号端CKC与第三时钟信号端CKB输入高电平，使得第八晶体管T8和第七晶体管T7截止，所述第二节点B的电位保持低电平。由于在第二阶段P2，第二晶体管T2处于导通状态，其栅极与漏极两端的电压为VL-VH。而本阶段中，第二晶体管T2的栅极并没有输入高电平以使得第二晶体管T2处于截止状态。因此，第二晶体管T2的栅极处于悬空状态。这样一来，第二晶体管T2的栅极和漏极之间形成的寄生电容，能够通过自举作用保持寄生电容两端的电压不变。与第一晶体管Tl自身的寄生电容自举原理相同，由于在此阶段第二时钟信号端输入的低电平向第二晶体管T2的漏极进行充电(输入VL)，因此第二晶体管T2的漏极即第二节点B的电位也会随之升高，最后稳定至2VL-VH。由于自举电压(2VL-VH)的绝对值较大，从而使得第二晶体管T2的导通性能增强，以使得第二时钟信号端CKB输入的低电平，在无阈值电压损失的情况下，传输至所述本级信号输出端Vout。此时本级信号输出端Vout向栅线输出低电平，即扫描信号，以对栅线进行扫描。
[0102]综上所述，移位寄存器单元通过第一晶体管Tl自身寄生电容的自举作用，避免了第二节点B接收到的电压信号受到阈值电压的影响。在此基础上，还通过第二晶体管T2自身寄生电容的自举作用，避免了本级信号输出端Vout输出的扫描信号在传输过程中受到阈值电压损失的影响。从而避免了扫描信号的脉宽在传输过程中逐渐变窄的现象，因此能够提高移位寄存器单元的驱动能力。此外，移位寄存器单元在第三阶段P3输出扫描信号，因此第三阶段P3为移位寄存器单元的信号输出阶段。
[0103]第四阶段P4，STV = I ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0104]所述第一时钟信号端CKC输入低电平将第八晶体管T8导通，使得第二电压端VGH输入的高电平输出至第二节点B。在所述第二节点B高电平的控制下，所述第二晶体管T2处于截止状态。
[0105]第一时钟信号端CKC输入低电平将第五晶体管T5导通，使得第一电压端VGL输入的低电平传输至第三节点C。在第三节点C低电位的控制下，第十晶体管TlO导通，将第二电压端VGH输入的高电平传输至本级信号输出端Vout。
[0106]第五阶段P5，为第四阶段P4结束后直至下一帧触发信号端STV再次输入低电平的这段时间。
[0107]第一时钟信号端CKC周期性的输入低电平，以使得第二节点C的电位为低电平，从而保证第十晶体管TlO的开启，以将第二电压端输入的高电平输出本级信号输出端Vout。
[0108]此外，通过第一时钟信号端CKC、第二时钟信号端CKB以及第三时钟信号端CKA输入的信号可以使得第八晶体管T8、第七晶体管T7以及第九晶体管T9导通，使得第二节点B的电位为高电平，避免了第二晶体管T2的导通，而造成本级信号输出端Vout误输出低电平。这样一来，在第五阶段P5，本级信号输出端Vout —直输出高电平，从而不向栅线输入扫描信号。
[0109]需要说明的是，上述晶体管(Tl?T10)也可以均为N型晶体管。当移位寄存器单元中的晶体管，以及像素单元中与栅线相连的晶体管均为N型晶体管时。需要对驱动信号的时序，以及电路的输入信号进行相应的调整。
[0110]具体的，可以将图la、图1b或图2中连接第一电压端VGL的模块或晶体管与第二电压端VGH相连接，将连接第二电压端VGH模块或晶体管与第一电压端VGL相连接。此外，图4中需要对驱动信号的方向进行翻转。具体的工作过程同上所述，在此不再赘述。
[0111]本实用新型实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路。具有与本实用新型前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。
[0112]该显示装置具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。
[0113]本实用新型实施例提供一种移位寄存器单元的驱动方法，包括用于驱动如上所述的任意一种移位寄存器单元的方法，在第一电压端VGL输入低电平，第二电压端VGH输入高电平的情况下，所述方法可以包括:
[0114]第一阶段Pl，STV = O ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0115]第一时钟信号端CKC输入低电平，输入模块10将触发信号端STV输入的低电平传输至第一节点A ;第一晶体管Tl导通，并将第三时钟信号端CKA输入的高电平传输至第二节点B。
[0116]第一时钟信号CKC输入端输入的低电平将第二控制模块30开启，使得第二电压端VGH输入的高电平传输至所述第二节点B，维持第二节点B的电位为高电平。
[0117]第一时钟信号端CKC输入的低电平将第一控制模块20开启，所述第一控制模块20将第一电压端VGL输入的低电平传输至第三节点C。在第三节点C低电位的控制下，输出模块40将第二电压端VGH输入的高电平传输至本级信号输出端Vout。由于像素单元中与栅线相连接的晶体管同样为P型晶体管，因此此时本级信号输出端Vout输出的电压信号并非扫描信号，所以在第一阶段P1，栅线不输出扫描信号。
[0118]第二阶段，STV= I ；CKC = I ；CKB = I ；CKA = O ；Vout = I。
[0119]第一时钟信号端CKC以及所述第二时钟信号端CKB输入高电平，将输入模块10关闭。由于在第一阶段P2中第一晶体管Tl导通，而在本阶段，第一晶体管Tl的栅极并没有输入高电平以使得第一晶体管Tl处于截止状态。因此，此时的第一晶体管Tl的栅极处于悬空状态。这样一来，第一晶体管Tl的栅极与漏极之间存在寄生电容，而该寄生电容具有自举作用，能够在漏极电位升高的情况下，将栅极的电位也随之升高，以确保寄生电容两端的电压不变。从而使得第三时钟信号端CKA输入的低电平，在无阈值电压损失的情况下传输至第二节点B。从而避免了信号传输过程中，由于晶体管的阈值电压损失而造成第二节点B接受到的电压信号脉宽变窄的现象。
[0120]在第二节点B低电位的控制下，输出模块40将第二时钟信号CKB输入的高电平传输至本级信号输出端Vout。由于本级信号输出端Vout输出高电平，因此在第二阶段P2，栅线仍然不输出扫描信号。
[0121]此外，第一时钟信号输入端CKC以及第二时钟信号端CKB输入的高电平将第二控制模块30关闭。从而避免了第二电压端VGH将第二节点B的电位拉升至高电平。
[0122]第三时钟信号端CKA输入的低电平将第一控制模块20开启，所述第一控制模块20将第三时钟信号端CKA输入的低电平传输至第三节点C。在第三节点C低电位的控制下，输出模块40将第二电压端VGH输入的高电平传输至本级信号输出端Vout，以避免本级信号输出端Vout向栅线输出扫描信号。
[0123]第三阶段，STV= I ；CKC = I ；CKB = O ；CKA = I ；Vout = 0。
[0124]第二时钟信号端CKB输入低电平将输入模块10打开，使得触发信号端STV输入的高电平传输至第一晶体管Tl的栅极，第一晶体管Tl处于截止状态。
[0125]第一控制模块20保持开启状态，将第三时钟信号端CKA输入的高电平传输至第三节点C。
[0126]第一时钟信号端CKC与第三时钟信号端CKB输入高电平，将第二控制模块30关闭，第二节点B的电位保持低电平。输出模块40将第二时钟信号CKB输入的低电平传输至本级信号输出端Vout。此时本级信号输出端Vout向栅线输出低电平，即扫描信号，以对栅线进行扫描
[0127]第四阶段，STV= I ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0128]第一时钟信号端CKC输入低电平将第二控制模块30打开，使得第二电压端VGH输入的高电平传输至第二节点B。
[0129]第一时钟信号端CKC输入低电平将第一控制模块20打开，使得第一电压端VGL输入的低电平传输至第三节点C。在第三节点C的控制下，输出模块40将第二电压端VGH输入的高电平传输至本级信号输出端Vout。
[0130]第五阶段P5，为第四阶段P4结束后直至下一帧触发信号端STV再次输入低电平的这段时间。
[0131]第一控制模块20周期性的打开，以使得第二节点C的电位为低电平，从而保证输出模块40开启，以将第二电压端输入的高电平输出本级信号输出端Vout。
[0132]此外，通过第一时钟信号端CKC、第二时钟信号端CKB以及第三时钟信号端CKA输入的信号可以使得第二控制模块30打开使得第二节点B的电位为高电平，输出模块40将第二时钟信号端CKB输入的信号输出至本机信号输出端Vout，而造成本级信号输出端Vout误输出低电平。这样一来，在第五阶段P5，本级信号输出端Vout —直输出高电平，从而不向栅线输入扫描信号。
[0133]以下，结合图1b和图3对上述移位寄存器单元中的各个模块以及子模块的驱动方法进行详细的说明。
[0134]如图1b所不，输出模块40可以包括第一输出子模块401和第二输出子模块402。
[0135]具体的，在第三节点C的电位为低电平的情况下，第一输出子模块401开启，将第二电压端VGH输入的高电平传输至本级信号输出端Vout。这样一来，第三控制节点C可以控制第一输出子模块401的启闭，当第一输出子模块401开启后，将第二电压端VGH的电压传输至本级信号输出端，以使得在移位寄存器单元的非输出阶段，本级信号输出端Vout不会输出扫描信号。
[0136]如图3所示，第一输出子模块401可以包括第十晶体管TlO和第二电容C2。
[0137]驱动上述第一输出子模块401的方法可以包括，在第三节点C的电位为低电平的情况下，第十晶体管TlO导通，将第二电压端VGH输入的高电平传输至本级信号输出端Vout0
[0138]此外，在第二节点B的电位为低电位的情况下，第二输出子模块402将第二时钟信号CKB输入的信号传输至本级信号输出端Vout。这样一来，第二节点B能够控制第二输出子模块402的启闭，当第二输出子模块402开启后，当第二时钟信号端CKB输入的信号为扫描信号时，可以将所述扫描信号传输至所述本级信号输出端Vout，以使得本级信号输出端Vout对与其相连的栅线进行扫描。
[0139]如图3所示，第二输出子模块402可以包括第二晶体管T2和第一电容Cl。
[0140]驱动上述第二输出子模块402的方法可以包括，在第二节点B的电位为低电位的情况下，第二晶体管T2导通，将所述第二时钟信号输入的扫描信号，在不会损失第二晶体管T2的阈值电压(Vthp)的情况下，传输至所述本级信号输出端Vout。从而可以避免行扫描过程中，扫描信号的脉宽变窄的现象，进而能够提升移位寄存器单元的驱动能力。
[0141]此外，在输入模块10如图3所示，可以包括第三晶体管T3和第四晶体管T4的情况下，驱动输入模块10的方法可以包括:
[0142]第一时钟信号端CKC或第二时钟信号端CKB输入低电平，分别将第三晶体管T3或第四晶体管T4导通，触发信号端STV输入的低电平传输至第一节点A。
[0143]在第一控制模块20如图3所示，可以包括第五晶体管T5和第六晶体管T6的情况下，驱动第一控制模块20的方法可以包括:
[0144]当第三时钟信号端CKA输入的低电平，通过第一晶体管Tl将第六晶体管T6导通时，第三时钟信号端CKA输入的低电平传输至第三节点C ;或，
[0145]第一时钟信号端CKC输入的低电平将第五晶体管T5导通时，第一电压端VGL输入的低电平传输至第三节点C，以将第三节点C的电位拉低。
[0146]在第二控制模块30如图3所示，可以包括第七晶体管T7、第八晶体管T8以及第九晶体管T9的情况下，驱动第二控制模块30的方法可以包括:
[0147]当第一时钟信号端CKC输入的低电平将第八晶体管T8导通时，第二电压端VGH输入的高电平输出至第二节点B ;或
[0148]当第二时钟信号端CKB输入的低电平将第七晶体管T7导通，第三节点C将第九晶体管T9导通时，第二电压端VGH输入的高电平输出至第二节点B，以将第二节点B的电位拉尚O
[0149]以下结合图3所述的移位寄存器单元以及图4所示驱动信号时序控制图，对移位寄存器单元的驱动方法进行详细的说明。其中移位寄存器单元中的晶体管均以P型为例。
[0150]第一阶段P1，STV = O ；CKC = O ；CKB = I ；CKA = I ；Vout = I。需要说明的是，以下实施例中，“ O ”表示低电平；“ I”表示高电平。
[0151]第一时钟信号端CKC输入低电平，第三晶体管T3导通将触发信号端STV输入的低电平传输至第一节点A。由于触发信号端STV输入的信号在通过第三晶体管T3时，会有阈值电压的损失，因此，A点的电位为VL+| Vthp I。
[0152]在第一节点A低电位的控制下，第一晶体管Tl导通，并将第三时钟信号端CKA输入的高电平传输至第二节点B。在第二节点B高电位的控制下，第二晶体管T2处于截止状
--τ O
[0153]第一时钟信号输入端CKC输入的低电平将第八晶体管Τ8导通，使得第二电压端VGH输入的高电平传输至第二节点B，从而维持第二节点B的电位为高电平。
[0154]同时，第一时钟信号端CKC输入的低电平将第五晶体管Τ5导通，使得第一电压端VGL输入的低电平传输至第三节点C，在第三节点低电位的控制下，第十晶体管TlO导通，可以将第二电压端VGH输入的高电平传输至本级信号输出端Vout。由于像素单元中与栅线相连接的晶体管同样为P型晶体管，因此此时本级信号输出端Vout输出的电压信号并非扫描信号，所以在第一阶段P1，栅线不输出扫描信号。
[0155]第二阶段P2，STV = I ；CKC = I ；CKB = I ；CKA = O ；Vout = I。
[0156]第一时钟信号端CKC以及第二时钟信号端CKB输入高电平，第四晶体管T4与第三晶体管T3处于截止状态。由于在第一阶段P2中第一晶体管Tl导通，而在本阶段，第一晶体管Tl的栅极并没有输入高电平以使得第一晶体管Tl处于截止状态。因此，此时的第一晶体管Tl的栅极处于悬空状态。这样一来，第一晶体管Tl的栅极与漏极之间存在寄生电容，而该寄生电容具有自举作用，能够在漏极电位升高的情况下，将栅极的电位也随之升高，以确保寄生电容两端的电压不变。
[0157]具体的，在第一阶段Pl中，第一晶体管Tl导通，其栅极即第一节点A的电位为VL+|Vthp|，漏极即第二节点B为高电平(VH)，因此第一晶体管Tl自身的寄生电容两端的电压值为VL+1 Vthp 1-VH。然而，在第二阶段P2，第一晶体管Tl的栅极处于悬空状态，此时第一晶体管Tl仍然导通，这样可以将第三时钟信号端CKA输入的低电平输入的低电平传输至第二节点B，使得第二节点B的电位最终为低电平(VL)。为了保证寄生电容两端的电压(VL+1 Vthp 1-VH)不变，因此，通过寄生电容的自举作用，可以将第一节点A的电位升至2VL+|Vthp|-VH。此时的第一晶体管Tl工作在线性区域。
[0158]综上所述，通过第一晶体管Tl自身寄生电容的自举作用，可以使得第三时钟信号端输入CKA的低电平，在无阈值电压损失的情况下传输至第二节点B。从而避免了信号传输过程中，由于晶体管的阈值电压损失而造成第二节点B接受到的电压信号脉宽变窄的现象。
[0159]在第二节点B低电位的控制下，第二晶体管T2导通；将第二时钟信号CKB输入的高电平传输至本级信号输出端Vout。由于本级信号输出端Vout输出高电平，因此在第二阶段P2，栅线仍然不输出扫描信号。
[0160]此外，第一时钟信号输入端CKC以及第二时钟信号端CKB输入高电平，使得第七晶体管T7和第八晶体管T8处于截止状态，从而避免了第二电压端VGH将第二节点B的电位拉升至高电平。
[0161]第三时钟信号端CKA输入的低电平将第六晶体管T6导通，并将第三时钟信号端CKA输入的低电平传输至第三节点C，在第三节点C低电位的控制下，第十晶体管TlO导通，从而将第二电压端VGH输入的高电平传输至本级信号输出端Vout，以避免本级信号输出端Vout向栅线输出扫描信号。
[0162]第三阶段P3，STV = I ；CKC = I ；CKB = O ；CKA = I ；Vout = 0。
[0163]第二时钟信号端CKB输入低电平将第四晶体管T4导通，使得触发信号端STV输入的高电平传输至第一晶体管Tl的栅极，所述第一晶体管Tl处于截止状态。
[0164]由于第六晶体管T6的栅极未输入高电平，因此第六晶体管T6保持上一阶段的开启状态，将第三时钟信号端CKA输入的高电平传输至所述第三节点C。在所述第三节点高电位的控制下，使得第十晶体管TlO处于截止状态。避免了第十晶体管TlO将第二电压端VGH输入的高电平传输至本级信号输出端Vout。
[0165]第一时钟信号端CKC与第三时钟信号端CKB输入高电平，使得第八晶体管T8和第七晶体管T7截止，所述第二节点B的电位保持低电平。由于在第二阶段P2，第二晶体管T2处于导通状态，其栅极与漏极两端的电压为VL-VH。而本阶段中，第二晶体管T2的栅极并没有输入高电平以使得第二晶体管T2处于截止状态。因此，第二晶体管T2的栅极处于悬空状态。这样一来，第二晶体管T2的栅极和漏极之间形成的寄生电容，能够通过自举作用保持寄生电容两端的电压不变。与第一晶体管Tl自身的寄生电容自举原理相同，由于在此阶段第二时钟信号端输入的低电平向第二晶体管T2的漏极进行充电(输入VL)，因此第二晶体管T2的漏极即第二节点B的电位也会随之升高，最后稳定至2VL-VH。由于自举电压(2VL-VH)的绝对值较大，从而使得第二晶体管T2的导通性能增强，以使得第二时钟信号端CKB输入的低电平，在无阈值电压损失的情况下，传输至所述本级信号输出端Vout。此时本级信号输出端Vout向栅线输出低电平，即扫描信号，以对栅线进行扫描。
[0166]综上所述，移位寄存器单元通过第一晶体管Tl自身寄生电容的自举作用，避免了第二节点B接收到的电压信号受到阈值电压的影响。在此基础上，还通过第二晶体管T2自身寄生电容的自举作用，避免了本级信号输出端Vout输出的扫描信号在传输过程中受到阈值电压损失的影响。从而避免了扫描信号的脉宽在传输过程中逐渐变窄的现象，因此能够提高移位寄存器单元的驱动能力。此外，移位寄存器单元在第三阶段P3输出扫描信号，因此第三阶段P3为移位寄存器单元的信号输出阶段。
[0167]第四阶段P4，STV = I ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0168]所述第一时钟信号端CKC输入低电平将第八晶体管T8导通，使得第二电压端VGH输入的高电平输出至第二节点B。在所述第二节点B高电平的控制下，所述第二晶体管T2处于截止状态。
[0169]第一时钟信号端CKC输入低电平将第五晶体管T5导通，使得第一电压端VGL输入的低电平传输至第三节点C。在第三节点C低电位的控制下，第十晶体管TlO导通，将第二电压端VGH输入的高电平传输至本级信号输出端Vout。
[0170]第五阶段P5，为第四阶段P4结束后直至下一帧触发信号端STV再次输入低电平的这段时间。
[0171]第一时钟信号端CKC周期性的输入低电平，以使得第二节点C的电位为低电平，从而保证第十晶体管TlO的开启，以将第二电压端输入的高电平输出本级信号输出端Vout。
[0172]此外，通过第一时钟信号端CKC、第二时钟信号端CKB以及第三时钟信号端CKA输入的信号可以使得第八晶体管T8、第七晶体管T7以及第九晶体管T9导通，使得第二节点B的电位为高电平，避免了第二晶体管T2的导通，而造成本级信号输出端Vout误输出低电平。这样一来，在第五阶段P5，本级信号输出端Vout —直输出高电平，从而不向栅线输入扫描信号。
[0173]本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括:R0M、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
[0174]以上所述，仅为本实用新型的【具体实施方式】，但本实用新型的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括:第一晶体管、输入模块、第一控制模块、第二控制模块、输出模块； 所述输入模块，分别连接触发信号端、第一时钟信号端、第二时钟信号端以及第一节点；用于根据所述第一时钟信号端或所述第二时钟信号端输入的信号，将所述触发信号端输入的信号传输至所述第一节点； 所述第一晶体管，其栅极连接所述第一节点，第一极连接第三时钟信号端，第二极与所述第一控制模块以及第二节点相连接；用于在导通且所述输入模块关闭后，将其栅极处于悬空状态，以使得所述第三时钟信号端输入的信号，在不损失所述第一晶体管的阈值电压的情况下传输至所述第二节点；在所述第一晶体管导通时，所述第三时钟信号端输入的信号传输至所述第一控制模块； 所述第一控制模块，分别连接第一电压端、第三节点、所述第三时钟信号端、以及所述第一晶体管的第二极；用于在所述第三时钟信号端或所述第一电压端输入信号的控制下进行开启和关闭，当所述第一控制模块开启时，将所述第一电压端或所述第三时钟信号端输入的信号施加于所述第三节点； 所述第二控制模块，分别连接第二电压端、所述第二节点、所述第一时钟信号端、所述第二时钟信号端以及所述第三节点；用于根据所述第三节点的电位、所述第一时钟信号端或所述第二时钟信号端输入的信号，将所述第二电压端的电压施加于所述第二节点； 所述输出模块，分别连接所述第二节点、所述第三节点、所述第二电压端、所述第二时钟信号端以及本级信号输出端；用于根据所述第二节点或所述第三节点的电位，将第二时钟信号端输入的信号或所述第二电压端输入的信号传输至所述本级信号输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括:第一输出子模块以及第二输出子模块； 所述第一输出子模块，分别连接所述第三节点、所述第二电压端以及本级信号输出端；用于根据所述第三节点的电位，将所述第二电压端输入的信号传输至所述本级信号输出端; 所述第二子输出模块，分别连接所述第二节点、所述第二时钟信号端以及所述本级信号输出端；用于根据所述第二节点的电位，将所述第二时钟信号端输入的扫描信号传输至所述本级信号输出端。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二输出子模块包括: 第二晶体管，其栅极与第二节点相连接，第一极连接第二时钟信号端，第二极连接所述本级信号输出端； 第一电容，其一端与所述第二晶体管的栅极相连接，另一端连接所述第二晶体管的第二极。
4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输出子模块包括: 第十晶体管，其栅极连接所述第三节点，第一极与所述本级信号输出端相连接，第二极连接所述第二电压端； 第二电容，其一端连接所述第十晶体管的栅极，另一端与所述第十晶体管的第二极相连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括: 第三晶体管，其栅极连接所述第一时钟信号端，第一极与所述第一节点相连接，第二极连接所述触发信号端； 第四晶体管，其栅极连接所述第二时钟信号端，第一极连接所述触发信号端，第二极与所述第一节点相连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括: 第五晶体管，其栅极连接所述第一时钟信号端，第一极连接所述第一电压端，第二极与所述第三节点相连接； 第六晶体管，其栅极连接所述第一晶体管的第二极，第一极连接所述第三时钟信号端，第二极与所述第三节点相连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二控制单元包括: 第七晶体管，其栅极连接所述第二时钟信号端，第一极与所述第二节点相连接； 第八晶体管，其栅极连接所述第一时钟信号端，第一极连接所述第二节点，第二极与所述第二电压端相连接； 第九晶体管，其栅极连接所述第三节点，第一极与所述第七晶体管的第二极相连接，第二极连接所述第二电压端。
8.根据权利要求1-7任一项所述的移位寄存器单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管以及所述第十晶体管均为P型晶体管或N型晶体管。
9.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8任一项所述的移位寄存器单元； 除最后两级移位寄存器单元外，第i个移位寄存器单元的本级信号输出端与第i+2个移位寄存器单元的信号输入端相连接； 其中，1彡i彡η-2，η为所述移位寄存器单元的总数。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
【文档编号】G09G3/32GK204257215SQ201420816213
【公开日】2015年4月8日 申请日期:2014年12月18日 优先权日:2014年12月18日
【发明者】郑灿 申请人:京东方科技集团股份有限公司