本发明涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术：
显示装置在显示图像时，需要利用移位寄存器(即栅极驱动电路)对像素单元进行扫描，移位寄存器包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行像素单元，由该多个级联的移位寄存器单元实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。
相关技术中有一种移位寄存器单元，该移位寄存器单元主要包括输入模块、输出模块和降噪模块。其中，输入模块用于将上一行移位寄存器单元输出端的电位输入至上拉节点，以将该上拉节点的电位拉高，输出模块用于在上拉节点的控制下，向输出端输出驱动信号，降噪模块用于在时钟信号的控制下，将上拉节点和输出端的电位拉低，从而实现对该上拉节点和输出端的降噪。
但是，由于降噪模块是由时钟信号控制的，当该时钟信号处于低电平时，该降噪模块中的晶体管无法有效开启，使得该移位寄存器单元中的上拉节点和输出端存在噪声。
技术实现要素：
为了解决相关技术中移位寄存器单元的上拉节点和输出端存在噪声的问题，本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
输入模块、输出模块、下拉控制模块和下拉模块；
所述输入模块分别与输入信号端、复位信号端、第一控制信号端、第二控制信号端和上拉节点连接，用于在来自所述输入信号端的输入信号、来自所述复位信号端的复位信号、来自所述第一控制信号端的第一控制信号以及来自所述第二控制信号端的第二控制信号的控制下，控制所述上拉节点的电位；
所述输出模块分别与第一时钟信号端、所述上拉节点和输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述第一时钟信号端的第一时钟信号；
所述下拉控制模块分别与第一电源信号端、第二电源信号端、所述上拉节点和下拉节点连接，用于在来自所述第一电源信号端的第一电源信号的控制下，向所述下拉节点输出所述第一电源信号，以及在所述上拉节点的控制下，向所述下拉节点输出来自所述第二电源信号端的第二电源信号，其中所述第一电源信号为第一电位，所述第二电源信号为第二电位；
所述下拉模块分别与所述下拉节点、所述第二电源信号端、所述上拉节点和所述输出端连接，用于在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第二电源信号。
可选的，所述移位寄存器单元，还包括：预复位模块；
所述预复位模块分别与预复位信号端、所述第二电源信号端、所述上拉节点和所述下拉节点连接，用于在来自所述预复位信号端的预复位信号的控制下，向所述上拉节点输出所述第二电源信号，并向所述下拉节点输出所述预复位信号，其中，所述预复位信号端与上一级移位寄存器单元的输入信号端连接。
可选的，所述下拉控制模块，包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的栅极和第一极与所述第一电源信号端连接，第二极与所述第二晶体管的第一极连接；
所述第二晶体管的栅极与所述第一电源信号端连接，第二极与所述下拉节点连接；
所述第三晶体管的栅极与所述上拉节点连接，第一极与所述第二电源信号端连接，第二极与所述下拉节点连接。
可选的，所述下拉控制模块还与第二时钟信号端和所述输出端连接，所述下拉控制模块，还包括：第四晶体管、第五晶体管、第六晶体管和第一电容器；
所述第四晶体管的栅极和第一极与所述第二时钟信号端连接，第二极与所述下拉节点连接；
所述第五晶体管的栅极与所述输出端连接，第一极与所述第二电源信号端连接，第二极与所述下拉节点连接；
所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第二电源信号端连接，第二极与所述下拉节点连接；
所述第一电容器的一端与所述第二电源信号端连接，另一端与所述下拉节点连接。
可选的，所述预复位模块，包括：第七晶体管和第八晶体管；
所述第七晶体管的栅极与所述预复位信号端连接，第一极与所述第二电源信号端连接，第二极与所述上拉节点连接；
所述第八晶体管的栅极和第一极与所述预复位信号端连接，第二极与所述下拉节点连接。
可选的，所述输入模块，包括：第九晶体管和第十晶体管；
所述第九晶体管的栅极与所述输入信号端连接，第一极与所述第一控制信号端连接，第二极与所述上拉节点连接；
所述第十晶体管的栅极与所述复位信号端连接，第一极与所述第二控制信号端连接，第二极与所述上拉节点连接。
可选的，所述输入模块还分别与所述第一电源信号端和所述下拉节点连接，所述输入模块，还包括：第十一晶体管；
所述第十一晶体管的栅极与所述复位信号端连接，第一极与所述第一电源信号端连接，第二极与所述下拉节点连接。
可选的，所述输入模块还与所述第一电源信号端连接，所述输入模块，还包括：第十二晶体管；
所述第十二晶体管的栅极与所述第一电源信号端连接，所述第十二晶体管的第一极与所述第九晶体管的第二极以及所述第十晶体管的第二极连接，所述第十二晶体管的第二极与所述上拉节点连接。
可选的，所述输出模块，包括：第十三晶体管、第十四晶体管和第二电容器；
所述第十三晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述第十四晶体管的第一极连接；
所述第十四晶体管的栅极与所述上拉节点连接，第二极与所述输出端连接；
所述第二电容器的一端与所述上拉节点连接，另一端与所述输出端连接。
可选的，所述输出模块，还包括：第三电容器；
所述第三电容器的一端与所述第二电源信号端连接，另一端与所述上拉节点连接。
可选的，所述下拉模块，包括：第十五晶体管和第十六晶体管；
所述第十五晶体管的栅极与所述下拉节点连接，第一极与所述第二电源信号端连接，第二极与所述上拉节点连接；
所述第十六晶体管的栅极与所述下拉节点连接，第一极与所述第二电源信号端连接，第二极与所述输出端连接。
可选的，所述晶体管均为n型晶体管，所述第一电位相对于所述第二电位为高电位。
第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；所述方法包括：
输入阶段，输入信号端输出的输入信号为第一电位，所述输入模块在所述输入信号的控制下，向上拉节点输出来自第一控制信号端的第一控制信号，所述第一控制信号处于第一电位；
输出阶段，第一时钟信号端输出的第一时钟信号为第一电位，所述上拉节点保持第一电位，所述输出模块在所述上拉节点的控制下，向输出端输出所述第一时钟信号；
复位阶段，复位信号端输出的复位信号为第一电位，所述输入模块向所述上拉节点输出来自第二控制信号端的第二控制信号，所述第二控制信号处于第二电位；
降噪阶段，第一电源信号端输出的第一电源信号为第一电位，所述下拉控制模块向下拉节点输出所述第一电源信号，所述下拉模块在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出来自第二电源信号端的第二电源信号，所述第二电源信号为第二电位。
可选的，所述移位寄存器单元还包括：预复位模块，在所述输入阶段之前，所述方法还包括：
预复位阶段，预复位信号端输出的预复位信号为第一电位，所述预复位模块向所述上拉节点输出所述第二电源信号，并向下拉节点输出所述预复位信号，所述下拉模块在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第二电源信号。
可选的，所述第一电位相对于所述第二电位为高电位。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：
至少两个级联的如第一方面所述的移位寄存器单元。
第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。
本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块。其中，下拉控制模块与第一电源信号端连接，并可以在该第一电源信号端的控制下，向下拉节点输出第一电源信号。由于该第一电源信号的电位始终为第一电位，因此可以使得该下拉节点的电位保持稳定，进而保证下拉模块可以在下拉节点的控制下，持续对上拉节点和输出端进行降噪，改善了下拉模块的降噪性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图5是本发明实施例提供的一种移位寄存器单元的驱动时序图；
图6是本发明实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括p型开关晶体管和n型开关晶体管中的任一种，其中，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、输出模块20、下拉控制模块30和下拉模块40。
该输入模块10分别与输入信号端in1、复位信号端rst、第一控制信号端cn、第二控制信号端cnb和上拉节点pu连接，用于在来自该输入信号端in1的输入信号、来自该复位信号端rst的复位信号、来自该第一控制信号端cn的第一控制信号以及来自该第二控制信号端cnb的第二控制信号的控制下，控制该上拉节点pu的电位。
该输出模块20分别与第一时钟信号端ck、上拉节点pu和输出端out连接，用于在上拉节点pu的控制下，向输出端out输出来自该第一时钟信号端ck的第一时钟信号。
该下拉控制模块30分别与第一电源信号端vgh、第二电源信号端vgl、上拉节点pu和下拉节点pd连接，用于在来自该第一电源信号端vgh的第一电源信号的控制下，向下拉节点pd输出该第一电源信号，以及在上拉节点pu的控制下，向下拉节点pd输出来自第二电源信号端vgl的第二电源信号，其中该第一电源信号为第一电位，该第二电源信号为第二电位。示例的，在本发明实施例中，该第一电源信号可以为直流高电平信号，该第二电源信号可以为直流低电平信号。
该下拉模块40分别与下拉节点pd、第二电源信号端vgl、上拉节点pu和输出端out连接，用于在下拉节点pd的控制下，分别向上拉节点pu和输出端out输出该第二电源信号。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中的下拉控制模块与第一电源信号端连接，并可以在该第一电源信号端的控制下，向下拉节点输出第一电源信号。由于该第一电源信号的电位始终为第一电位，因此可以使得该下拉节点的电位保持稳定，进而保证下拉模块可以在下拉节点的控制下，持续对上拉节点和输出端进行降噪，有效改善了下拉模块的降噪性能。
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2所示，该移位寄存器单元还可以包括：预复位模块50。
该预复位模块50分别与预复位信号端in2、第二电源信号端vgl、上拉节点pu和下拉节点pd连接，用于在来自该预复位信号端in2的预复位信号的控制下，向上拉节点pu输出该第二电源信号，并向下拉节点pd输出该预复位信号，其中，该预复位信号端in2与上一级移位寄存器单元的输入信号端连接。
在本发明实施例中，在上一级移位寄存器单元的输入信号端输出的输入信号为有效电位(即第一电位)时，即上一级移位寄存器单元开始工作时，该预复位模块50可以在该预复位信号端in2的控制下，将本级移位寄存器单元中下拉节点pd的电位上拉至第一电位，以便下拉模块40可以在下拉节点pd的控制下，对上拉节点pu和输出端out进行降噪和复位，从而为后续信号的输入做好准备。
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图，如图3所示，该下拉控制模块30可以包括：第一晶体管m1、第二晶体管m2和第三晶体管m3。
该第一晶体管m1的栅极和第一极与该第一电源信号端vgh连接，第二极与该第二晶体管m2的第一极连接；该第二晶体管m2的栅极与该第一电源信号端vgh连接，第二极与该下拉节点pd连接。
该第三晶体管m3的栅极与该上拉节点pu连接，第一极与该第二电源信号端vgl连接，第二极与该下拉节点pd连接。
其中，第一晶体管m1和第二晶体管m2串联设置，该两个晶体管串联后的等效晶体管的栅极沟道长度较长，可以减小该两个晶体管的漏电流。第一晶体管m1和第二晶体管m2的漏电流减小后，不仅可以降低移位寄存器单元的功耗，还可以避免晶体管过热影响其性能，保证了移位寄存器单元工作时的稳定性。
进一步的，参考图3，该下拉控制模块30还可以与第二时钟信号端ckb和输出端out连接，该下拉控制模块30还可以包括：第四晶体管m4、第五晶体管m5、第六晶体管m6和第一电容器c1。
其中，该第四晶体管m4的栅极和第一极与该第二时钟信号端ckb连接，第二极与该下拉节点pd连接。该第四晶体管m4用于当第二时钟信号端ckb输出的第二时钟信号为第一电位时，向该下拉节点pd输出该第二时钟信号，以拉高该下拉节点pd的电位。
该第五晶体管m5的栅极与该输出端out连接，第一极与该第二电源信号端vgl连接，第二极与该下拉节点pd连接。该第五晶体管m5用于在该输出端out的电位为第一电位时，向下拉节点pd输出该第二电源信号，以拉低该下拉节点pd的电位。
该第六晶体管m6的栅极与该上拉节点pu连接，第一极与该第二电源信号端vgl连接，第二极与该下拉节点pd连接。该第六晶体管m6用于在上拉节点pu的电位为第一电位时，向下拉节点pd输出该第二电源信号，以拉低该下拉节点pd的电位。
该第一电容器c1的一端与该第二电源信号端vgl连接，另一端与该下拉节点pd连接。该第一电容器c1用于稳定该下拉节点pd的电位。
可选的，参考图3，该预复位模块50可以包括：第七晶体管m7和第八晶体管m8。
该第七晶体管m7的栅极与该预复位信号端in2连接，第一极与该第二电源信号端vgl连接，第二极与该上拉节点pu连接。该第七晶体管m7用于在预复位信号为第一电位时，向上拉节点pu输出该第二电源信号，以拉低该上拉节点pu的电位。
该第八晶体管m8的栅极和第一极与该预复位信号端in2连接，第二极与该下拉节点pd连接。该第八晶体管m8用于在预复位信号为第一电位时，向该下拉节点pd输出该预复位信号，以拉高该下拉节点pd的电位。
可选的，参考图3，该输入模块10可以包括：第九晶体管m9和第十晶体管m10。
该第九晶体管m9的栅极与该输入信号端in1连接，第一极与该第一控制信号端cn连接，第二极与该上拉节点pu连接。
该第十晶体管m10的栅极与该复位信号端rst连接，第一极与该第二控制信号端cnb连接，第二极与该上拉节点pu连接。
进一步的，如图3所示，该输入模块10还可以分别与该第一电源信号端vgh和该下拉节点pd连接，该输入模块10还可以包括：第十一晶体管m11。
该第十一晶体管m11的栅极与该复位信号端rst连接，第一极与该第一电源信号端vgh连接，第二极与该下拉节点pd连接。当该复位信号为第一电位时，该输入模块10中的第十一晶体管m11开启，第一电源信号端vgh向下拉节点pd输出该第一电源信号，以将该下拉节点pd的电位拉高，使得下拉模块40开始工作，并对上拉节点pu和输出端out进行降噪。
进一步的，参考图3，该输入模块10还与该第一电源信号端vgh连接，该输入模块10，还可以包括：第十二晶体管m12。
该第十二晶体管m12的栅极与该第一电源信号端vgh连接，该第十二晶体管m12的第一极与该第九晶体管m9的第二极以及该第十晶体管m10的第二极连接，该第十二晶体管m12的第二极与该上拉节点pu连接。
由于该第十二晶体管m12的栅极与该第一电源信号端vgh连接，该第一电源信号的电位为第一电位，因此该第十二晶体管m12一直处于开启状态，其栅极和源漏极相当于一个电容，可以滤除移位寄存器单元中的噪声。
可选的，如图3所示，该输出模块20可以包括：第十三晶体管m13、第十四晶体管m14和第二电容器c2。
该第十三晶体管m13的栅极与该上拉节点pu连接，第一极与该第一时钟信号端ck连接，第二极与该第十四晶体管m14的第一极连接。
该第十四晶体管m14的栅极与该上拉节点pu连接，第二极与该输出端out连接。
该第二电容器c2的一端与该上拉节点pu连接，另一端与该输出端out连接。
其中，第十三晶体管m13和第十四晶体管m14的串联设置，可以减小该两个晶体管的漏电流，进而可以降低移位寄存器单元的功耗，并且还能避免晶体管过热影响其性能，保证了移位寄存器单元工作时的稳定性。
进一步的，参考图3，该输出模块20还可以包括：第三电容器c3。
该第三电容器c3的一端与该第二电源信号端vgl连接，另一端与该上拉节点pu连接。该第三电容器c3一方面可以稳定上拉节点pu的电位，另一方面也可以滤除电路中的噪声。
可选的，如图3所示，该下拉模块40可以包括：第十五晶体管m15和第十六晶体管m16。
该第十五晶体管m15的栅极与该下拉节点pd连接，第一极与该第二电源信号端vgl连接，第二极与该上拉节点pu连接。
该第十六晶体管m16的栅极与该下拉节点pd连接，第一极与该第二电源信号端vgl连接，第二极与该输出端out连接。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中的下拉控制模块与第一电源信号端连接，并且可以在该第一电源信号端的控制下，向下拉节点输出第一电源信号。由于该第一电源信号的电位始终为第一电位，因此可以使得该下拉节点的电位始终保持稳定，进而保证下拉模块可以在下拉节点的控制下，持续对上拉节点和输出端进行降噪，改善了该下拉模块的降噪性能。并且，该移位寄存器单元中还设置有预复位模块，该预复位模块可以在移位寄存器单元开始工作前对该移位寄存器单元进行复位，防止电路中不确定状态的存在，因此提高了该移位寄存器单元工作时的稳定性，进而提升了显示装置的稳定性及良率。
图4是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该驱动方法可以用于驱动如图1至图3任一所示的移位寄存器单元。参考图4，该方法可以包括：
步骤101、输入阶段，输入信号端in1输出的输入信号为第一电位，该输入模块10在该输入信号的控制下，向上拉节点pu输出来自第一控制信号端cn的第一控制信号，该第一控制信号处于第一电位。
步骤102、输出阶段，第一时钟信号端ck输出的第一时钟信号为第一电位，该上拉节点pu保持第一电位，该输出模块20在该上拉节点pu的控制下，向输出端out输出该第一时钟信号。
步骤103、复位阶段，复位信号端rst输出的复位信号为第一电位，该输入模块10向该上拉节点pu输出来自第二控制信号端cnb的第二控制信号，该第二控制信号处于第二电位。
步骤104、降噪阶段，第一电源信号端vgh输出的第一电源信号为第一电位，该下拉控制模块30向下拉节点pd输出该第一电源信号，该下拉模块40在该下拉节点pd的控制下，分别向该上拉节点pu和该输出端out输出来自第二电源信号端vgl的第二电源信号，该第二电源信号为第二电位。
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，在降噪阶段中，由于第一电源信号始终处于第一电位，下拉控制模块可以使下拉节点的电位始终保持第一电位，进而使得下拉模块可以在该下拉节点的控制下，持续对上拉节点和输出端进行降噪，有效降低了移位寄存器单元中的噪声。
可选的，在该输入阶段之前，该方法还可以包括：预复位阶段。
在该预复位阶段中，预复位信号端in2输出的预复位信号为第一电位，该预复位模块50可以向该上拉节点pu输出该第二电源信号，并向下拉节点pd输出该预复位信号，该下拉模块40可以在该下拉节点pd的控制下，分别向该上拉节点pu和该输出端out输出第二电源信号，以该上拉节点pu和该输出端out进行复位。
图5是本发明实施例提供的一种移位寄存器单元的驱动时序图。以图3所示的移位寄存器单元为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。
参考图5，在预复位阶段t1中，预复位信号端in2(即上一级移位寄存器单元的输入信号端)输出的预复位信号为第一电位，此时第七晶体管m7和第八晶体管m8开启，第二电源信号端vgl向上拉节点pu输出第二电源信号，预复位信号端in2向下拉节点pd输出该预复位信号，使得下拉节点pd的电位为第一电位。在下拉节点pd的控制下，下拉模块40中的第十五晶体管m15和第十六晶体管m16开启，第二电源信号端vgl分别向上拉节点pu和输出端out输出处于第二电位的第二电源信号，以对该上拉节点pu和输出端out进行降噪复位，避免电路中存在的不确定状态影响后续的正常工作。
在输入阶段t2，输入信号端in1输出的输入信号为第一电位，第九晶体管m9开启，输入信号端in1向上拉节点pu输出来自第一控制信号端cn的第一控制信号，该第一控制信号处于第一电位，可以对第二电容器c2和第三电容器c3充电，使得上拉节点pu的电位被拉高。此时，第三晶体管m3和第六晶体管m6开启，第二电源信号端vgl向下拉节点pd输出第二电源信号，该下拉节点pd的电位被拉低。
在输出阶段t3，第一时钟信号端ck输出的第一时钟信号为第一电位，该上拉节点pu的电位由于第二电容器c2的自举作用被进一步拉高。第十三晶体管m13和第十四晶体管m14开启，第一时钟信号端ck向输出端out输出该处于第一电位的第一时钟信号。相应的，下拉控制模块30中的第三晶体管m3、第五晶体管m5和第六晶体管m6开启，第二电源信号端vgl继续向下拉节点pd输出第二电源信号，该下拉节点pd继续保持第二电位，第十五晶体管m15和第十六晶体管m16关断，保证输出端out输出信号的稳定性。
在复位阶段t4，复位信号端rst输出的复位信号为第一电位，第十晶体管m10和第十一晶体管m11开启，第二控制信号端cnb向上拉节点pu输出第二控制信号，该第二控制信号处于第二电位，从而对该上拉节点pu进行复位；同时该第一电源信号端vgh通过第十一晶体管m11向下拉节点pd输出处于第一电位的第一电源信号，使得下拉模块40在该下拉节点pd的作用下，对上拉节点pu和输出端out进行复位。
进一步的，在降噪阶段t5，该第一电源信号端vgh输出的第一电源信号为第一电位，该下拉控制模块30中的第一晶体管m1和第二晶体管m2处于常开状态，使得第一电源信号端vgh可以持续向下拉节点pd输出第一电源信号，该下拉模块40在该下拉节点pd的控制下，持续对上拉节点pu和输出端out进行降噪，直至下一帧图像扫描开始，也即是，直至输入信号端in1再次输出处于第一电位的输入信号。
此外，参考图5，在该降噪阶段t5中，当第二时钟信号端ckb输出的第二时钟信号处于第一电位时，该第四晶体管m4开启，也可以向该下拉节点pd输出该处于第一电位的第二时钟信号，以对该下拉节点pd进行充电。进一步的，该下拉控制模块30中还包括第一电容器c1，该第一电容器c1可以存储电容，以保证下拉节点pd电位的稳定性。
需要说明的是，在上述实施例中，均是以第一至第十六晶体管为n型晶体管，且第一电位为相对于该第二电位高电位为例进行的说明。当然，该第一至第十六晶体管还可以采用p型晶体管，当该第一至第十六晶体管采用p型晶体管时，该第一电位相对于该第二电位可以为低电位，且该各个信号端的电位变化可以与图5所示的电位变化相反(即二者的相位差为180度)。
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，在降噪阶段中，由于第一电源信号始终处于第一电位，下拉控制模块可以使得下拉节点的电位始终保持第一电位，因此该下拉模块可以在该下拉节点的控制下，持续对上拉节点和输出端进行降噪，有效降低了移位寄存器单元中的噪声。
本发明实施例还提供了一种栅极驱动电路，如图6所示，该栅极驱动电路可以包括至少两个级联的移位寄存器单元00，其中每个移位寄存器单元可以为如图1至图3任一所示的移位寄存器单元。
从图6中可以看出，每个移位寄存器单元的输入信号端in1与上一级移位寄存器单元的输出端out相连，每个移位寄存器单元的复位信号端rst与下一级移位寄存器单元的输出端out相连，每个移位寄存器单元的预复位信号端in1与上一级移位寄存器单元的输入信号端in1(也即是上两级移位寄存器单元的输出端out)相连。并且，该栅极驱动电路中的第一级移位寄存器单元的输入信号端in1与帧开启信号端stv连接，该第一级移位寄存器单元的预复位信号端in2可以与最后一级移位寄存器单元的输入信号端相连。
此外，在图6所示的栅极驱动电路中，第一时钟信号端ck与第二时钟信号端ckb输出的时钟信号为互补信号，即两个时钟信号的频率相同，相位相反。第一电源信号端vgh用于输出直流高电平信号，第二电源信号端vgl用于输出直流低电平信号。第一控制信号端cn和第二控制信号端cnb为正反扫控制信号端，若该第一控制信号端cn输出处于第一电位的第一控制信号，第二控制信号端cnb输出处于第二电位的第二控制信号，可以使得该栅极驱动电路中的各个移位寄存器单元从第一级移位寄存器单元开始依次启动，由此可以实现对显示装置的正向扫描。若该第一控制信号端cn输出处于第二电位的第一控制信号，第二控制信号端cnb输出处于第一电位的第二控制信号，则可以使得该栅极驱动电路中的各个移位寄存器单元从最后一级移位寄存器单元开始依次启动，由此可以实现对显示装置的反向扫描。
本发明实施例还提供一种显示装置，该显示装置可以包括如图6所示的栅极驱动电路，该栅极驱动电路可以包括至少两个级联的如图1至图3任一所示的移位寄存器单元。该显示装置可以为：液晶面板、电子纸、oled面板、amoled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。