栅极驱动电路、显示装置以及栅极驱动电路的驱动方法与流程

本发明涉及显示技术，更具体地，涉及一种栅极驱动电路、显示装置以及栅极驱动电路的驱动方法。

背景技术：

图像显示装置包括用于控制多个像素中的每一个像素中的图像显示的驱动器。该驱动器是基于晶体管的电路，包括栅极驱动电路和数据驱动电路。栅极驱动电路通过级联多个移位寄存器单元而形成。每个移位寄存器单元将栅极驱动信号输出到多条栅线之一。来自栅极驱动电路的栅极驱动信号逐行扫描栅线，控制每行晶体管处于导通/关断状态。栅极驱动电路可以集成到阵列上栅极电路(goa)中，所述栅极电路可以直接形成在显示面板的阵列基板中。

技术实现要素：

在一个方面，本发明提供了一种栅极驱动电路，包括：多个移位寄存器单元，其接连地级联为多级，其中，所述多个移位寄存器单元分为多组移位寄存器单元，多组移位寄存器单元中的每一组包括多个移位寄存器单元；其中，所述多组移位寄存器单元中的每一组包括单个下拉控制子电路。

可选地，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和第一低电压端；并且，所述单个下拉控制子电路构造为被上拉节点处的电势控制，以将下拉节点处的电势下拉到低电压电平。

可选地，所述多组移位寄存器单元包括以从m＝1到m＝m为顺序的m组移位寄存器单元，其中1≤m≤m，m大于或等于2；第m组移位寄存器单元包括n个串行级联的移位寄存器单元，用于以从n＝1到n＝n的顺序依次将n个栅极扫描信号分别输出至显示面板的n条栅线，其中1≤n≤n，n大于或等于2；连接至n个移位寄存器单元的一个或多个输入端构造为接收输入信号；连接至n个移位寄存器单元的一个或多个复位端构造为从第(m+1)组移位寄存器单元中的移位寄存器单元的输出端接收输出信号作为复位信号；并且所述单个下拉控制子电路连接至n个移位寄存器单元中的第一移位寄存器单元中的上拉节点。

可选地，所述输入信号是来自第(m-1)组移位寄存器单元中的第一移位寄存器单元的输出端的输出信号。

可选地，所述n个移位寄存器单元中的第一移位寄存器单元是所述多个移位寄存器单元的第一级；并且，所述输入信号是起始信号。

可选地，所述n个移位寄存器单元中的每一个包括上拉控制子电路；并且，所述n个移位寄存器单元中的第n移位寄存器单元中的上拉控制子电路包括：第一晶体管，其具有共同连接至输入端的栅极和第一极以及连接至第n移位寄存器单元中的上拉节点的第二极，所述输入端构造为接收输入信号。

可选地，所述多组移位寄存器单元中的每一组包括单个输入端和单个上拉控制子电路；并且，所述单个上拉控制子电路包括：第一晶体管，其具有共同连接至所述单个输入端的栅极和第一极以及连接至n个移位寄存器单元中的上拉节点的第二极，所述单个输入端构造为接收输入信号。

可选地，所述n个移位寄存器单元中的每一个包括复位子电路；所述n个移位寄存器单元中的第n移位寄存器单元中的复位子电路连接至复位端、低电压端和第n移位寄存器单元中的上拉节点，并且构造为将第n移位寄存器单元中的上拉节点处的电势下拉至低电压电平，所述复位端构造为接收复位信号；并且，第n移位寄存器单元中的复位子电路包括第二晶体管，其具有连接至复位端的栅极、连接至第n移位寄存器单元中的上拉节点的第一极以及连接至低电压端的第二极。

可选地，所述单个下拉控制子电路包括：第九晶体管，其具有共同连接至所述单个高电压端的栅极和第一极以及连接至下拉连接节点的第二极；第五晶体管，其具有连接至所述下拉连接节点的栅极、连接至所述单个高电压端的第一极、以及连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第二极；第八晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述下拉连接节点的第一极、以及连接至所述第一低电压端的第二极；以及第六晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第一极、以及连接至所述第一低电压端的第二极。

可选地，所述n个移位寄存器单元中的每一个包括降噪子电路；所述n个移位寄存器单元中的第n移位寄存器单元中的降噪子电路包括：第十晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端的第二极；以及第十一晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的输出端的第一极、以及连接至所述低电压端的第二极。

可选地，所述n个移位寄存器单元中的每一个包括上拉子电路；所述n个移位寄存器单元中的第n移位寄存器单元中的上拉子电路包括第三晶体管和电容器，所述第三晶体管具有连接至第n移位寄存器单元中的上拉节点的栅极、连接至第n移位寄存器单元中的时钟输入端的第一极、以及连接至第n移位寄存器单元中的输出端的第二极，所述电容器具有连接至第n移位寄存器单元中的上拉节点的第一端子以及连接至第n移位寄存器单元中的输出端的第二端子；并且，所述上拉子电路构造为被第n移位寄存器单元中的上拉节点处的电势控制，以将来自第n移位寄存器单元中的时钟输入端的时钟信号输出到第n移位寄存器单元中的输出端。

可选地，2≤n≤5。

可选地，n＝3；多组移位寄存器单元中的每一组包括第一移位寄存器单元、第二移位寄存器单元和第三移位寄存器单元；并且，所述一个或多个复位端构造为从第(m+1)组移位寄存器单元中的第二移位寄存器单元的输出端接收输出信号作为复位信号。

在另一方面，本发明提供了一种包括本文所述的栅极驱动电路的显示装置。

在另一方面，本发明提供了一种驱动本文所述的栅极驱动电路的方法，所述栅极驱动电路用于在多个图像显示周期内在多个移位寄存器单元各自的输出端处分别产生多个栅极驱动信号；其中，每个显示周期依次包括充电阶段、输出阶段、放电阶段、复位阶段和保持阶段；并且，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和低电压端；所述方法包括以下步骤：在充电阶段，通过一个或多个输入端向所述多组移位寄存器单元提供输入信号；在复位阶段，通过一个或多个复位端向所述多组移位寄存器单元提供复位信号；将所述上拉节点控制在高电势；以及通过所述上拉节点处的电势控制所述单个下拉控制子电路，从而将下拉节点处的电势下拉到低电压电平。

可选地，所述多组移位寄存器单元包括以从m＝1到m＝m为顺序的m组移位寄存器单元，1≤m≤m，m大于或等于2；第m组移位寄存器单元包括n个串行级联的移位寄存器单元，用于以从n＝1到n＝n的顺序依次将n个栅极扫描信号分别输出至显示面板的n条栅线，其中1≤n≤n，n大于或等于2；所述单个下拉控制子电路连接至n个移位寄存器单元中的第一移位寄存器单元中的上拉节点；并且，在复位阶段通过所述一个或多个复位端向所述多组移位寄存器单元提供复位信号的步骤包括：在所述复位阶段，通过所述一个或多个复位端将来自第(m+1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为所述复位信号提供至所述多组移位寄存器单元。

可选地，在充电阶段通过所述一个或多个输入端向所述多组移位寄存器单元提供输入信号的步骤包括：在所述充电阶段，通过所述一个或多个输入端将来自第(m-1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为所述输入信号提供至所述多组移位寄存器单元。

可选地，所述n个移位寄存器单元中的第一移位寄存器单元是所述多个移位寄存器单元的第一级；并且，在充电阶段通过所述一个或多个输入端向所述多组移位寄存器单元提供输入信号的步骤包括：在所述充电阶段，通过所述一个或多个输入端将起始信号作为所述输入信号提供至所述多组移位寄存器单元。

可选地，所述n个移位寄存器单元中的每一个包括上拉控制子电路、复位子电路、降噪子电路和上拉子电路；所述n个移位寄存器单元中的第n移位寄存器单元中的上拉控制子电路包括：第一晶体管，其具有共同连接至输入端的栅极和第一极以及连接至第n移位寄存器单元中的上拉节点的第二极，所述输入端构造为接收输入信号；所述n个移位寄存器单元中的第n移位寄存器单元中的复位子电路包括：第二晶体管，其具有连接至复位端的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端的第二极，所述复位端构造为接收复位信号；所述单个下拉控制子电路包括：第九晶体管、第五晶体管、第八晶体管和第六晶体管，所述第九晶体管具有共同连接至所述单个高电压端的栅极和第一极以及连接至下拉连接节点的第二极，所述第五晶体管具有连接至所述下拉连接节点的栅极、连接至所述单个高电压端的第一极、以及连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第二极，所述第八晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述下拉连接节点的第一极、以及连接至所述第一低电压端的第二极，所述第六晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第一极、以及连接至所述第一低电压端的第二极；所述n个移位寄存器单元中的第n移位寄存器单元中的降噪子电路包括第十晶体管和第十一晶体管，所述第十晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端的第二极，所述第十一晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的输出端的第一极、以及连接至所述低电压端的第二极；并且所述n个移位寄存器单元中的第n移位寄存器单元中的上拉子电路包括第三晶体管和电容器，所述第三晶体管具有连接至第n移位寄存器单元中的上拉节点的栅极、连接至第n移位寄存器单元中的时钟输入端的第一极、以及连接至第n移位寄存器单元中的输出端的第二极，所述电容器具有连接至第n移位寄存器单元中的上拉节点的第一端子以及连接至第n移位寄存器单元中的输出端的第二端子；所述方法还包括：在充电阶段，通过输入端向第n移位寄存器单元提供所述输入信号，以控制第n移位寄存器单元中的上拉控制子电路输出高电压至第n移位寄存器单元中的上拉节点，并且控制所述单个下拉控制子电路将所述下拉节点处和所述下拉连接节点处的电势拉低；在输出阶段，通过第n移位寄存器单元中的上拉节点处的高电势控制第n移位寄存器单元中的上拉子电路，将来自第n移位寄存器单元中的时钟输入端的高电压时钟信号输出至第n移位寄存器单元中的输出端，并将来自第m组移位寄存器单元中的第一移位寄存器单元中的输出端的输出信号输出至第(m+1)组移位寄存器单元中的第一移位寄存器单元中的输入端，从而开始第(m+1)组移位寄存器单元中的充电阶段。在放电阶段，通过第n移位寄存器单元中的上拉节点处的高电势控制第n移位寄存器单元中的上拉子电路，从而通过来自第n移位寄存器单元中的时钟输入端的低电压时钟信号将第n移位寄存器单元中的输出端的电势拉低；在复位阶段，将来自第(m+1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为复位信号提供至第m组移位寄存器单元中的复位端，通过复位信号控制第n移位寄存器单元中的复位子电路来将第n移位寄存器单元中的上拉节点和输出端下拉至低电压电平，在所述单个高电压端提供高电压，并且通过所述单个高电压端的高电压控制所述单个下拉控制子电路，从而将下拉节点处的电势上拉至高电压电平；以及在保持阶段，将第n移位寄存器单元中的上拉节点和输出端处的电势保持在低电压电平，并且将下拉节点处的电势保持在高电压电平。

可选地，在输出阶段，第n移位寄存器单元中的上拉节点处的高电势是通过第n移位寄存器单元中的电容器自举的电势；第m组移位寄存器单元中的n个移位寄存器单元中的上拉节点被顺序地、非同时地逐个自举；并且从第m组移位寄存器单元中的n个移位寄存器单元中的输出端顺序地、非同时地输出高电压时钟信号。

附图说明

以下附图仅仅是根据所公开的各种实施例的以示意性为目的的示例，并非旨在限定本发明的范围。

图1是根据本公开的一些实施例中的一组移位寄存器单元的电路图。

图2是根据本公开的一些实施例中的相邻两组移位寄存器单元的电路图。

图3是根据本公开的一些实施例中的一组移位寄存器单元的电路图。

图4是根据本公开的一些实施例中的一组移位寄存器单元的电路图。

图5a示出了根据本公开的一些实施例中的在显示周期的充电阶段中操作的图1的一组移位寄存器单元。

图5b示出了根据本公开的一些实施例中的在显示周期的输出阶段中操作的图1的一组移位寄存器单元。

图5c示出了根据本公开的一些实施例中的在显示周期的放电阶段中操作的图1的一组移位寄存器单元。

图5d示出了根据本公开的一些实施例中的在显示周期的复位阶段中操作的图1的一组移位寄存器单元。

图5e示出了根据本公开的一些实施例中的在显示周期的保持阶段中操作的图1的一组移位寄存器单元。

图6是用于操作图2的相邻两组移位寄存器单元的输入时钟信号的时序图。

图7是用于操作图2的相邻两组移位寄存器单元的各种信号的时序图。

具体实施方式

现在将参照以下实施例更加详细地描述本公开。应当注意的是，在本文中，一些实施例的以下描述仅仅是以示意和说明为目的而呈现的。其并非意为详尽的或者限于所公开的精确形式。

在传统栅极驱动电路中，每个移位寄存器单元包括下拉控制子电路，该下拉控制子电路包括第五晶体管m5、第六晶体管m6、第八晶体管m8和第九晶体管m9。栅极驱动所需的大量晶体管需要相对大的边框区域和相对高的功耗。

因此，本公开特别提出了一种栅极驱动电路、显示装置以及驱动栅极驱动电路的方法，其基本避免了由于现有技术的限制和缺点而导致的问题中的一个或多个。在一个方面，本公开提供了一种栅极驱动电路。在一些实施例中，所述栅极驱动电路包括接连地级联为多级的多个的移位寄存器单元。所述多个的移位寄存器单元分为多组移位寄存器单元，多组移位寄存器单元中的每一组包括多个移位寄存器单元。可选地，所述多组移位寄存器单元中的每一组还包括单个下拉控制子电路。可选地，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和第一低电压端(例如，单个低电压端)。通过这种设计，显著地减少了栅极驱动电路中下拉控制子电路的总数量(以及晶体管的数量)。与传统显示装置相比，具有该栅极驱动电路的显示装置可制作得更小，例如，具有更小的边框区域。此外，具有该栅极驱动电路的显示装置由于晶体管和其它部件的数量减少而具有更低的功耗。

图1是根据本公开的一些实施例中的一组移位寄存器单元的电路图。参照图1，该组移位寄存器单元包括单个输入端input、单个复位端reset和单个低电压端vss，所述单个输入端input、所述单个复位端reset和所述单个低电压端vss中的每一个被该组移位寄存器单元中的多个移位寄存器单元共用。该组移位寄存器单元还包括单个下拉控制子电路10。可选地，所述单个下拉控制子电路10仅设置在所述多个移位寄存器单元中的一个移位寄存器单元中，例如，设置在第一移位寄存器单元100中，而所述多个移位寄存器单元中的其余移位寄存器单元不包括下拉控制子电路10。所述单个下拉控制子电路10连接到单个高电压端vdd、下拉节点pd、上拉节点pu1和所述单个低电压端vss。所述单个下拉控制子电路10构造为被上拉节点pu1处的电势控制，以将下拉节点pd处的电势下拉到低电压电平(例如，所述单个低电压端vss处提供的低电压电平)。可选地，所述单个下拉控制子电路10是独立的子电路。

在一些实施例中，所述多组移位寄存器单元包括以从m＝1到m＝m为顺序的m组移位寄存器单元，其中1≤m≤m，m大于或等于2。第m组移位寄存器单元包括n个串行级联的移位寄存器单元，用于以从n＝1到n＝n的顺序依次将n个栅极扫描信号分别输出至显示面板的n条栅线，其中1≤n≤n，n大于或等于2。

所述单个输入端input构造为接收输入信号。可选地，所述n个移位寄存器单元中的第一移位寄存器单元是所述多个移位寄存器单元的第一级，并且所述输入信号为起始信号。可选地，所述n个移位寄存器单元中的第一移位寄存器单元不是所述多个移位寄存器单元的第一级，并且所述输入信号是来自第(m-1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号。在一个示例中，第m组移位寄存器单元的输入信号是来自第(m-1)组移位寄存器单元中的第一移位寄存器单元的输出端的输出信号。

所述单个复位端reset构造为从第(m+1)组移位寄存器单元中的移位寄存器单元的输出端接收输出信号作为复位信号。可选地，所述单个复位端reset构造为从第(m+1)组移位寄存器单元中的中间移位寄存器单元的输出端接收输出信号作为复位信号。在一个示例中，所述单个复位端reset构造为从第(m+1)组移位寄存器单元中的第二移位寄存器单元的输出端接收输出信号作为复位信号。在另一示例中，所述单个复位端reset构造为从第(m+1)组移位寄存器单元中的倒数第二个移位寄存器单元的输出端接收输出信号作为复位信号。

所述单个下拉控制子电路10连接至n个移位寄存器单元中的第一移位寄存器单元中的上拉节点pu1。

在一些实施例中，2≤n≤5，即，所述多组移位寄存器单元中的每一组包括2至5个移位寄存器单元。可选地，所述多组移位寄存器单元中的每一组包括相同数量的移位寄存器单元。可选地，所述多组移位寄存器单元中的每一组包括三个移位寄存器单元，即，n＝3。

参照图1，一些实施例中的一组移位寄存器单元包括第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300。第m组移位寄存器单元中的单个复位端reset构造为从第(m+1)组移位寄存器单元中的第二移位寄存器单元的输出端接收输出信号作为复位信号。

图2是根据本公开的一些实施例中的相邻两组移位寄存器单元的电路图。在图2中，第m组移位寄存器单元gm和第(m+1)组移位寄存器单元gm+1中的每一组包括三个移位寄存器单元。第m组移位寄存器单元gm的单个输入端input构造为从第(m-1)组移位寄存器单元gm-1(在图2中未示出该结构)中的第一移位寄存器单元的输出端接收输出信号。第(m+1)组移位寄存器单元gm+1中的单个输入端input构造为从第m组移位寄存器单元gm中的第一移位寄存器单元的输出端接收输出信号，作为第(m+1)组移位寄存器单元gm+1的单个输入端input的输入信号。来自第(m+1)组移位寄存器单元gm+1中的第一移位寄存器单元的输出端output1的输出信号被用作第(m+2)组移位寄存器单元gm+2(在图2中没有示出该结构)的单个输入端的输入信号。第m组移位寄存器单元gm中的单个复位端reset构造为从第(m+1)组移位寄存器单元gm+1中的第二移位寄存器单元的输出端output2接收输出信号作为复位信号。第(m+1)组移位寄存器单元gm+1中的单个复位端reset构造为从第(m+2)组移位寄存器单元gm+2(在图2中没有示出该结构)中的第二移位寄存器单元的输出端接收输出信号作为复位信号。来自第m组移位寄存器单元gm的输出端output2的输出信号被用作第(m-1)组移位寄存器单元gm-1(在图2中没有示出该结构)的单个复位端reset的复位信号。

在一些实施例中，所述n个移位寄存器单元中的每一个包括上拉控制子电路。所述n个移位寄存器单元中的第n移位寄存器单元中的上拉控制子电路包括第一晶体管，其具有共同连接至所述单个输入端的栅极和第一极以及连接至第n移位寄存器单元中的上拉节点的第二极。参照图1，第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300中的每一个包括上拉控制子电路。例如，第一移位寄存器单元100中的上拉控制子电路20_1包括第一晶体管m1_1，其具有共同连接至单个输入端input的栅极和第一极以及连接至第一移位寄存器单元100中的上拉节点pu1的第二极。第二移位寄存器单元200中的上拉控制子电路20_2或第三移位寄存器单元300中的上拉控制子电路20_3具有类似的结构。

在一些实施例中，所述n个移位寄存器单元中的每一个包括复位子电路。所述n个移位寄存器单元中的第n移位寄存器单元中的复位子电路连接至所述单个复位端、所述单个低电压端和第n移位寄存器单元中的上拉节点，并且构造为将第n移位寄存器单元中的上拉节点处的电势下拉至低电压电平。第n移位寄存器单元中的复位子电路包括第二晶体管，其具有连接至所述单个复位端的栅极、连接至第n移位寄存器单元中的上拉节点的第一极以及连接至所述单个低电压端的第二极。参照图1，第一移位寄存器单元100中的复位子电路30_1包括第二晶体管m2_1，其具有连接至所述单个复位端reset的栅极、连接至第一移位寄存器单元100中的上拉节点pu1的第一极以及连接至所述单个低电压端vss的第二极。复位子电路30_1连接至所述单个复位端reset、所述单个低电压端vss和第一移位寄存器单元100中的上拉节点pu1，并且构造为将第一移位寄存器单元100中的上拉节点pu1处的电势下拉至低电压电平。第二移位寄存器单元200中的复位子电路30_2或第三移位寄存器单元300中的复位子电路30_3具有类似的结构。

在一些实施例中，所述单个下拉控制子电路包括：第九晶体管，其具有共同连接至所述单个高电压端的栅极和第一极以及连接至下拉连接节点的第二极；第五晶体管，其具有连接至所述下拉连接节点的栅极、连接至所述单个高电压端的第一极、以及连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第二极；第八晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述下拉连接节点的第一极、以及连接至所述单个低电压端的第二极；以及第六晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第一极、以及连接至所述单个低电压端的第二极。参照图1，所述单个下拉控制子电路10包括：第九晶体管m9，其具有共同连接至所述单个高电压端vdd的栅极和第一极以及连接至下拉连接节点pd_cn的第二极；第五晶体管m5，其具有连接至下拉连接节点pd_cn的栅极、连接至所述单个高电压端vdd的第一极、以及连接至第一移位寄存器单元100中的下拉节点pd的第二极；第八晶体管m8，其具有连接至第一移位寄存器单元100中的上拉节点pu1的栅极、连接至下拉连接节点pd_cn的第一极、以及连接至所述单个低电压端vss的第二极；以及第六晶体管m6，其具有连接至第一移位寄存器单元100中的上拉节点pu1的栅极、连接至第一移位寄存器单元100中的下拉节点pd的第一极、以及连接至所述单个低电压端vss的第二极。

在一些实施例中，所述n个移位寄存器单元中的每一个包括降噪子电路。所述n个移位寄存器单元中的第n移位寄存器单元中的降噪子电路包括：第十晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至所述单个低电压端的第二极；以及第十一晶体管，其具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的输出端的第一极、以及连接至所述单个低电压端的第二极。参照图1，第一移位寄存器单元100中的降噪子电路40_1包括第十晶体管m10_1，其具有连接至第一移位寄存器单元100中的下拉节点pd的栅极、连接至第一移位寄存器单元100中的上拉节点pu1的第一极、以及连接至所述单个低电压端vss的第二极；以及第十一晶体管m11_1，其具有连接至第一移位寄存器单元100中的下拉节点pd的栅极、连接至第一移位寄存器单元100中的输出端的第一极、以及连接至所述单个低电压端vss的第二极。第二移位寄存器单元200中的降噪子电路40_2包括第十晶体管m10_2，其具有连接至第一移位寄存器单元100中的下拉节点pd的栅极、连接至第二移位寄存器单元200中的上拉节点pu2的第一极、以及连接至所述单个低电压端vss的第二极；以及第十一晶体管m11_2，其具有连接至第一移位寄存器单元100中的下拉节点pd的栅极、连接至第二移位寄存器单元200中的输出端的第一极、以及连接至所述单个低电压端vss的第二极。第三移位寄存器单元300中的降噪子电路40_3包括第十晶体管m10_3，其具有连接至第一移位寄存器单元100中的下拉节点pd的栅极、连接至第三移位寄存器单元300中的上拉节点pu3的第一极、以及连接至所述单个低电压端vss的第二极；以及第十一晶体管m11_3，其具有连接至第一移位寄存器单元100中的下拉节点pd的栅极、连接至第三移位寄存器单元300中的输出端的第一极、以及连接至所述单个低电压端vss的第二极。

在一些实施例中，所述n个移位寄存器单元中的每一个包括上拉子电路。所述n个移位寄存器单元中的第n移位寄存器单元中的上拉子电路包括第三晶体管和电容器，所述第三晶体管具有连接至第n移位寄存器单元中的上拉节点的栅极、连接至第n移位寄存器单元中的时钟输入端的第一极、以及连接至第n移位寄存器单元中的输出端的第二极，所述电容器具有连接至第n移位寄存器单元中的上拉节点的第一端子以及连接至第n移位寄存器单元中的输出端的第二端子。所述上拉子电路构造为被第n移位寄存器单元中的上拉节点处的电势控制，以将来自第n移位寄存器单元中的时钟输入端的时钟信号输出到第n移位寄存器单元中的输出端。参照图1，第一移位寄存器单元100中的上拉子电路50_1包括第三晶体管m3_1和电容器c1，第三晶体管m3_1具有连接至第一移位寄存器单元100中的上拉节点pu1的栅极、连接至第一移位寄存器单元100中的时钟输入端clk1的第一极、以及连接至第一移位寄存器单元100中的输出端output1的第二极，电容器c1具有连接至第一移位寄存器单元100中的上拉节点pu1的第一端子以及连接至第一移位寄存器单元100中的输出端output1的第二端子。上拉子电路50_1构造为被第一移位寄存器单元100中的上拉节点pu1处的电势控制，以将来自第一移位寄存器单元100中的时钟输入端clk1的时钟信号输出到第一移位寄存器单元100中的输出端output1。第二移位寄存器单元200中的上拉子电路50_2或第三移位寄存器单元300中的上拉子电路50_3具有类似的结构。

在图1中，每组移位寄存器单元中的多个移位寄存器单元被示为共用单个输入端input、单个复位端reset和单个低电压端vss。可选地，每组移位寄存器单元中的多个移位寄存器单元中的每一个包括输入端。可选地，每组移位寄存器单元中的多个移位寄存器单元中的每一个包括复位端。可选地，每组移位寄存器单元中的多个移位寄存器单元中的每一个包括低电压端。图3是根据本公开的一些实施例中的一组移位寄存器单元的电路图。参照图3，第一移位寄存器单元100包括第一复位端reset1和第一低电压端vss1；第二移位寄存器单元200包括第二复位端reset2和第二低电压端vss2；第三移位寄存器单元300包括第三复位端reset3和第三低电压端vss3。尽管图3中的第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300被示为共用单个输入端input，但是可选地，一组移位寄存器单元中的每一个移位寄存器单元可具有单独的输入端。

在一些实施例中，所述多组移位寄存器单元中的每一组包括单个上拉控制子电路。图4是根据本公开的一些实施例中的一组移位寄存器单元的电路图。参照图4，单个上拉控制子电路20位于该组移位寄存器单元中的第一移位寄存器单元100中。单个上拉控制子电路20包括第一晶体管m1，其具有共同连接至构造为接收输入信号的单个输入端input的栅极和第一极，以及连接到分别位于第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300中的上拉节点pu1、pu2和pu3的第二极。单个上拉控制子电路20构造为向上拉节点pu1、pu2和pu3输出高电压，并且控制单个下拉控制子电路10将下拉节点pd和下拉连接节点pd_cn处的电势下拉低。

在另一方面，本公开提供了一种具有本文所述的栅极驱动电路的显示面板。

在另一方面，本公开提供了一种具有本文所述的栅极驱动电路的显示装置。适当的显示装置的示例包括(但不限于)电子纸、移动电话、平板计算机、电视、监视器、笔记本计算机、数码相册、gps等。

在另一方面，本公开提供了一种驱动栅极驱动电路的方法，所述栅极驱动电路用于在多个图像显示周期内在多个移位寄存器单元各自的输出端处分别产生多个栅极驱动信号。在一个显示周期内，显示一帧图像。在一些实施例中，每个显示周期依次包括充电阶段、输出阶段、放电阶段、复位阶段和保持阶段。在一些实施例中，栅极驱动电路包括接连地级联为多级的多个移位寄存器单元，其中，所述多个移位寄存器单元分为多组移位寄存器单元，多组移位寄存器单元中的每一组包括多个移位寄存器单元。可选地，所述多组移位寄存器单元中的每一组包括单个下拉控制子电路。可选地，所述单个下拉控制子电路仅设置在所述多个移位寄存器单元中的一个移位寄存器单元中，例如，设置在所述多个移位寄存器单元中的第一移位寄存器单元中；而所述多个移位寄存器单元中的其余移位寄存器单元不包括下拉控制子电路。可选地，所述单个下拉控制子电路是独立的子电路。可选地，所述多组移位寄存器单元中的每一组包括单个输入端、单个复位端和单个低电压端，所述单个输入端、单个复位端和单个低电压端中的每一个被所述多个移位寄存器单元共用。可选地，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和第一低电压端(例如，单个低电压端)。在一些实施例中，所述方法包括以下步骤：在充电阶段，通过一个或多个输入端(例如，单个输入端)向所述多组移位寄存器单元提供输入信号；以及在复位阶段，通过一个或多个复位端(例如，单个复位端)向所述多组移位寄存器单元提供复位信号。图5a示出了根据本公开的一些实施例中的在显示周期的充电阶段中操作的图1的一组移位寄存器单元。参照图5a，在充电阶段，通过单个输入端input向第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300提供输入信号，从而例如开启第一移位寄存器单元100中的第一晶体管m1_1、第二移位寄存器单元200中的第一晶体管m1_2和第三移位寄存器单元300中的第一晶体管m1_3。图5d示出了根据本公开的一些实施例中的在显示周期的复位阶段中操作的图1的一组移位寄存器单元。参照图5d，在复位阶段，通过单个复位端reset向第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300提供复位信号(例如，来自下一组移位寄存器单元中的第二移位寄存器单元的输出端的输出信号)，从而例如开启第一移位寄存器单元100中的第二晶体管m2_1、第二移位寄存器单元200中的第二晶体管m2_2和第三移位寄存器单元300中的第二晶体管m2_3。

在一些实施例中，所述单个下拉控制子电路连接到单个高电压端、下拉节点、上拉节点和第一低电压端(例如，单个低电压端)。可选地，所述方法还包括：将所述上拉节点控制在高电势；以及通过所述上拉节点处的电势控制所述单个下拉控制子电路，从而将下拉节点处的电势下拉到低电压电平(例如，在所述单个低电压端处提供的低电压电平)。参照图5a，在充电阶段，通过单个输入端input向第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300提供输入信号，从而控制分别位于第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300中的上拉控制子电路20_1、20_2和20_3来分别向上拉节点pu1、pu2和pu3输出高电压，并且控制单个下拉控制子电路10将下拉节点pd和下拉连接节点pd_cn处的电势下拉到低电压电平。图5b示出了根据本公开的一些实施例中的在显示周期的输出阶段中操作的图1的一组移位寄存器单元。图5c示出了根据本公开的一些实施例中的在显示周期的放电阶段中操作的图1的一组移位寄存器单元。在输出阶段和放电阶段，上拉节点pu处的电势保持在高电平，并且下拉节点pd和下拉连接节点pd_cn处的电势保持在低电压电平。

在一些实施例中，所述多组移位寄存器单元包括以从m＝1到m＝m为顺序的m组移位寄存器单元，其中1≤m≤m，m大于或等于2；第m组移位寄存器单元包括n个串行级联的移位寄存器单元，用于以从n＝1到n＝n的顺序依次将n个栅极扫描信号分别输出至显示面板的n条栅线，其中1≤n≤n，n大于或等于2；并且所述单个下拉控制子电路连接至n个移位寄存器单元中的第一移位寄存器单元中的上拉节点。可选地，在复位阶段通过一个或多个复位端(例如，单个复位端)向所述多组移位寄存器单元提供复位信号的步骤包括：在所述复位阶段，通过所述一个或多个复位端(例如，单个复位端)将来自第(m+1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为所述复位信号提供至所述多组移位寄存器单元。参照图2，第m组移位寄存器单元gm中的单个复位端reset构造为从第(m+1)组移位寄存器单元gm+1中的第二移位寄存器单元的输出端output2接收输出信号作为复位信号。

在一些实施例中，在充电阶段通过一个或多个输入端(例如，单个输入端)向所述多组移位寄存器单元提供输入信号的步骤包括：在所述充电阶段，通过所述一个或多个输入端(例如，单个输入端)将来自第(m-1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为所述输入信号提供至所述多组移位寄存器单元。参照图2，第m组移位寄存器单元gm的单个输入端input构造为从第(m-1)组移位寄存器单元gm-1(在图2中未示出该结构)中的第一移位寄存器单元的输出端接收输出信号。

在一些实施例中，所述n个移位寄存器单元中的第一移位寄存器单元是所述多个移位寄存器单元的第一级；并且，在充电阶段通过所述一个或多个输入端(例如，单个输入端)向所述多组移位寄存器单元提供输入信号的步骤包括：在所述充电阶段，通过所述一个或多个输入端(例如，单个输入端)向所述多组移位寄存器单元提供起始信号作为所述输入信号。

在一些实施例中，所述n个移位寄存器单元中的每一个包括上拉控制子电路、复位子电路、降噪子电路和上拉子电路。所述n个移位寄存器单元中的第n移位寄存器单元中的上拉控制子电路包括：第一晶体管，其具有共同连接至输入端(例如，单个输入端)的栅极和第一极以及连接至第n移位寄存器单元中的上拉节点的第二极，所述输入端构造为接收输入信号。所述n个移位寄存器单元中的第n移位寄存器单元中的复位子电路包括：第二晶体管，其具有连接至复位端(例如，单个复位端)的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端(例如，单个低电压端)的第二极，所述复位端构造为接收复位信号。所述单个下拉控制子电路包括第九晶体管、第五晶体管、第八晶体管和第六晶体管，所述第九晶体管具有共同连接至所述单个高电压端的栅极和第一极以及连接至下拉连接节点的第二极，所述第五晶体管具有连接至所述下拉连接节点的栅极、连接至所述单个高电压端的第一极、以及连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第二极，所述第八晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述下拉连接节点的第一极、以及连接至所述第一低电压端(例如，单个低电压端)的第二极，所述第六晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的上拉节点的栅极、连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的第一极、以及连接至所述第一低电压端(例如，单个低电压端)的第二极。所述n个移位寄存器单元中的第n移位寄存器单元中的降噪子电路包括第十晶体管和第十一晶体管，所述第十晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的上拉节点的第一极、以及连接至低电压端(例如，单个低电压端)的第二极，所述第十一晶体管具有连接至所述n个移位寄存器单元中的第一移位寄存器单元中的下拉节点的栅极、连接至第n移位寄存器单元中的输出端的第一极、以及连接至所述低电压端(例如，单个低电压端)的第二极。所述n个移位寄存器单元中的第n移位寄存器单元中的上拉子电路包括第三晶体管和电容器，所述第三晶体管具有连接至第n移位寄存器单元中的上拉节点的栅极、连接至第n移位寄存器单元中的时钟输入端的第一极、以及连接至第n移位寄存器单元中的输出端的第二极，所述电容器具有连接至第n移位寄存器单元中的上拉节点的第一端子以及连接至第n移位寄存器单元中的输出端的第二端子。

在一些实施例中，所述多组移位寄存器单元中的每一组包括单个输入端和单个上拉控制子电路。可选地，所述单个上拉控制子电路包括：第一晶体管，其具有共同连接至所述单个输入端的栅极和第一极以及连接至n个移位寄存器单元中的上拉节点的第二极，所述单个输入端构造为接收输入信号。

在一些实施例中，所述方法还包括：在充电阶段，通过输入端(例如，单个输入端)向第n移位寄存器单元提供所述输入信号，以控制第n移位寄存器单元中的上拉控制子电路输出高电压至第n移位寄存器单元中的上拉节点，并且控制所述单个下拉控制子电路将所述下拉节点处和所述下拉连接节点处的电势拉低。参照图5a，在充电阶段，通过单个输入端input向第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300提供输入信号，从而例如开启第一移位寄存器单元100中的上拉控制子电路20_1中的第一晶体管m1_1、第二移位寄存器单元200中的上拉控制子电路20_2中的第一晶体管m1_2以及第三移位寄存器单元300中的上拉控制子电路20_3中的第一晶体管m1_3。高电压输入信号输出至分别位于第一移位寄存器单元100、第二移位寄存器单元200和第三移位寄存器单元300中的上拉节点pu1、pu2和pu3。在上拉节点pu1处的高电压电平的控制下，第一移位寄存器单元100中的所述单个下拉控制子电路10中的第六晶体管m6和第八晶体管m8被开启，(例如，通过单个低电压端vss处提供的低电压电平)将下拉节点pd和下拉连接节点pd_cn处的电势下拉至低电压电平。在一个示例中，下拉节点pd处的电势被下拉到约0v，下拉连接节点pd_cn处的电势被下拉到约－6v。图6是用于操作图2的相邻两组移位寄存器单元的输入时钟信号的时序图。图7是用于操作图2的相邻两组移位寄存器单元的各种信号的时序图。参照图6和图7，在充电阶段，时钟信号clk1、clk2和clk3为低电压电平。

在一些实施例中，在输出阶段，所述方法还包括：通过第n移位寄存器单元中的上拉节点处的高电势控制第n移位寄存器单元中的上拉子电路，将来自第n移位寄存器单元中的时钟输入端的高电压时钟信号输出至第n移位寄存器单元中的输出端，并将来自第m组移位寄存器单元中的第一移位寄存器单元中的输出端的输出信号输出至第(m+1)组移位寄存器单元中的第一移位寄存器单元中的输入端，从而开始第(m+1)组移位寄存器单元中的充电阶段。参照图5b，在输出阶段，上拉节点pu1、pu2和pu3处的电势保持在高电压电平。由于电容器c1、c2和c3各自的自举效应，使得上拉节点pu1、pu2和pu3处的电势在输出阶段被推向比充电阶段中的电平更高的电平。分别在上拉节点pu1、上拉节点pu2和上拉节点pu3处的高电压电平的控制下，第一移位寄存器单元100中的上拉子电路50_1中的第三晶体管m3_1、第二移位寄存器单元200中的上拉子电路50_2中的第三晶体管m3_2和第三移位寄存器单元300中的上拉子电路50_3中的第三晶体管m3_3被开启。当时钟信号clk1、clk2和clk3翻转为高电压电平时，高电压的时钟信号分别通过第三晶体管m3_1、第三晶体管m3_2和第三晶体管m3_3。高电压的时钟信号分别输出至输出端output1、output2和output3，进一步输出至栅线作为栅极驱动信号。

在一些实施例中，第m组移位寄存器单元中的n个移位寄存器单元中的上拉节点pu顺序地、非同时地逐个自举，并且高电压的时钟信号从第m组移位寄存器单元中的n个移位寄存器单元中的输出端output顺序地、非同时地输出。参照图7，在输出阶段，上拉节点pu1、pu2和pu3的电势顺序地、非同时地逐个自举至比充电阶段中的电平更高的电平。相应地，高电压的时钟信号顺序地、非同时地分别输出至输出端output1、output2和output3。如图7所示，在一些实施例中，上拉节点pu1、pu2和pu3的电势在自举之后基本同时被下拉到低电压电平。

在输出阶段，在上拉节点pu1处的自举高电压电平的控制下，第一移位寄存器单元100中的所述单个下拉控制子电路10中的第六晶体管m6和第八晶体管m8被开启，(例如，通过单个低电压端vss处提供的低电压电平)将下拉节点pd和下拉连接节点pd_cn处的电势下拉至低电压电平。在一个示例中，下拉节点pd处的电势被下拉到约－4v。

参照图2，在输出阶段将来自第m组移位寄存器单元gm中的第一移位寄存器单元的输出端的输出信号输出至第(m+1)组移位寄存器单元gm+1中的单个输入端input，并将其用作第(m+1)组移位寄存器单元gm+1的单个输入端input的输入信号。

在一些实施例中，在放电阶段，所述方法还包括：通过第n移位寄存器单元中的上拉节点处的高电势控制第n移位寄存器单元中的上拉子电路，从而通过来自第n移位寄存器单元中的时钟输入端的低电压时钟信号将第n移位寄存器单元中的输出端的电势拉低。参照图5c和图6，在放电阶段，时钟信号clk1、clk2和clk3翻转为低电压电平。在放电阶段，上拉节点pu1、pu2和pu3的电势保持在高电压电平。分别在上拉节点pu1、上拉节点pu2和上拉节点pu3处的高电压电平的控制下，第一移位寄存器单元100中的上拉子电路50_1中的第三晶体管m3_1、第二移位寄存器单元200中的上拉子电路50_2中的第三晶体管m3_2和第三移位寄存器单元300中的上拉子电路50_3中的第三晶体管m3_3被开启。分别通过低电压的时钟信号clk1、clk2和clk3将输出端output1、output2和output3处的电势下拉到低电压电平。

在放电阶段，在上拉节点pu1处的高电压电平的控制下，第一移位寄存器单元100中的所述单个下拉控制子电路10中的第六晶体管m6和第八晶体管m8保持开启，下拉节点pd和下拉连接节点pd_cn处的电势保持在低电压电平。在一个示例中，下拉节点pd处的电势保持在约0v。

在一些实施例中，在复位阶段，所述方法还包括：将来自第(m+1)组移位寄存器单元中的移位寄存器单元的输出端的输出信号作为复位信号提供至第m组移位寄存器单元中的复位端(例如，单个复位端)，通过该复位信号控制第n移位寄存器单元中的复位子电路将第n移位寄存器单元中的上拉节点和输出端处的电势下拉至低电压电平，在单个高电压端提供高电压，并且通过所述单个高电压端的高电压控制所述单个下拉控制子电路，从而将下拉节点处的电势上拉至高电压电平。参照图2，第m组移位寄存器单元gm中的单个复位端reset构造为从第(m+1)组移位寄存器单元gm+1中的第二移位寄存器单元的输出端output2接收输出信号作为复位信号。参照图5d，复位信号分别提供至第一移位寄存器单元100中的复位子电路30_1中的第二晶体管m2_1、第二移位寄存器单元200中的复位子电路30_2中的第二晶体管m2_2以及第三移位寄存器单元300中的复位子电路30_3中的第二晶体管m2_3。通过复位信号将第二晶体管m2_1、第二晶体管m2_2和第二晶体管m2_3开启。参照图7，第一移位寄存器单元100中的上拉节点pu1和输出端output1处的电势、第二移位寄存器单元200中的上拉节点pu2和输出端output2处的电势和第三移位寄存器单元300中的上拉节点pu3和输出端output3处的电势被下拉至低电压电平。由于上拉节点pu1处的电势被下拉到低电压电平，因此第六晶体管m6和第八晶体管m8关断。参照图5d，在单个高电压端vdd处提供高电压，从而开启单个下拉控制子电路10中的第九晶体管m9和第五晶体管m5。下拉节点pd处的电势被上拉至高电压电平。在下拉节点pd处的高电压电平的控制下，第一移位寄存器单元100中的降噪子电路40_1中的第十晶体管m10_1和第十一晶体管m11_1、第二移位寄存器单元200中的降噪子电路40_2中的第十晶体管m10_2和第十一晶体管m11_2以及第三移位寄存器单元300中的降噪子电路40_3中的第十晶体管m10_3和第十一晶体管m11_3被开启。第一移位寄存器单元100中的上拉节点pu1和输出端output1处的电势、第二移位寄存器单元200中的上拉节点pu2和输出端output2处的电势和第三移位寄存器单元300中的上拉节点pu3和输出端output3处的电势被复位至低电压电平。

在一些实施例中，在保持阶段，所述方法还包括：将第n移位寄存器单元中的上拉节点和输出端处的电势保持在低电压电平，并且将下拉节点处的电势保持在高电压电平。图5e示出了根据本公开的一些实施例中的在显示周期的保持阶段中操作的图1的一组移位寄存器单元。参照图5e，在保持阶段，上拉节点pu1、上拉节点pu2和上拉节点pu3处的电势保持在低电压电平，第六晶体管m6和第八晶体管m8保持关断。下拉节点pd处的电势保持在高电压电平，第一移位寄存器单元100中的降噪子电路40_1中的第十晶体管m10_1和第十一晶体管m11_1、第二移位寄存器单元200中的降噪子电路40_2中的第十晶体管m10_2和第十一晶体管m11_2以及第三移位寄存器单元300中的降噪子电路40_3中的第十晶体管m10_3和第十一晶体管m11_3保持导通，从而对第一移位寄存器单元100中的输出端output1和上拉节点pu1、第二移位寄存器单元200中的输出端output2和上拉节点pu2以及第三移位寄存器单元300中的输出端output3和上拉节点pu3继续放电。

已经以示意和说明为目的而呈现了本发明实施例的以上描述。其并非旨在穷举性的，也并非旨在将本发明限于所公开的精确形式或示例性实施例。因此，以上描述应当视为示意性的而非限制性的。显然，许多修改和变化对于本领域技术实践人员而言将是显而易见的。选择和描述这些实施例是为了解释本发明的原理及其最佳模式的实际应用，以使得本领域技术人员能够通过各种实施例以及适于特定应用或所构思的实施方式的各种修改例来理解本发明。除非另外指明，否则本发明的范围旨在由所附权利要求及其等价形式限定，在其中所有术语应当被理解为其最宽泛的合理含义。因此，术语“所述发明”、“本发明”等并不一定将权利要求的范围限定在特定的实施例，并且参照本发明示例性实施例并不意味着对本发明的限制，也不应推断出任何这样的限制。本发明仅由所附权利要求的精神和范围所限定。此外，这些权利要求可适于在名词或元件之前使用“第一”、“第二”等。这些术语应当理解为一种命名法，而不应被理解为对这些命名法所修饰的元件的数量进行限制，除非已经给出了具体的数量。所描述的任何优点和益处可不适用于本发明的所有实施例。应当理解的是，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行各种变化。此外，本公开的任何元件和组件均不旨在贡献给公众，无论所述元件或组件是否在所附权利要求中明确记载。