本发明涉及显示技术领域，尤其涉及一种显示驱动电路及其控制方法、显示装置。
背景技术：
显示装置，例如tft-lcd(thinfilmtransistorliquidcrystaldisplay，薄膜晶体管-液晶显示装置)在显示过程中，时序控制器(timercontrol，tcon)会向栅极驱动电路提供时钟信号(clk)，以使得栅极驱动电路能够逐行对栅线进行选通。该clk由tcon所接收的前端信号生成。在此情况下，如图1所示，当前端信号出现不连续时，会导致clk出现信号丢失。此时与tcon连接的电平转换器会控制clk转变为中间电平，接收该clk的一行栅线被选通。然而，当上述前端信号不连续时，源极驱动电路不再向数据线提供数据信号，这样一来，被选通的栅线所控制的一行亚像素会通过其连接的数据线进行快速放电，从而导致该行亚像素中的电荷与其附近的几行亚像素中的电荷出现差异，进而导致出现显示闪横线等显示不良。
技术实现要素：
本发明的实施例提供一种显示驱动电路及其控制方法、显示装置，能够解决前端信号出现不连续，且该时钟信号在转变为中间电平的情况下，使得接收该时钟信号的一行亚像素快速放电而导致与其他行亚像素存在电荷差异的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本申请实施例的一方面，提供一种显示驱动电路，所述显示驱动电路包括控制子电路以及与所述控制子电路相连接的栅极驱动子电路；所述控制子电路用于接收有效显示数据选通信号，并根据所述有效显示数据选通信号向所述栅极驱动子电路提供有效时钟信号；或者，所述控制子电路用于判断所述有效显示数据选通信号丢失时，生成第一信号调整指令，并根据所述第一信号调整指令控制所述栅极驱动子电路中的每一级移位寄存器的输出端输出非选通信号。
可选的，所述控制子电路包括时序控制器以及与所述时序控制器相连接的电平转换器；所述时序控制器包括信号生成元件，所述信号生成元件用于接收所述有效显示数据选通信号，并根据所述有效显示数据选通信号向所述电平转换器输出初始时钟信号；所述电平转换器用于将所述初始时钟信号转换为所述有效时钟信号，所述初始时钟信号的幅值小于所述有效时钟信号的幅值。
可选的，所述控制子电路还包括信号判断元件以及与所述信号判断元件相连接的指令生成元件；所述信号判断元件用于判断是否低电平；所述指令生成元件用于接收所述信号判断元件的判断结果，并当所述信号判断元件判断所述有效显示数据选通信号丢失时，生成所述第一信号调整指令；或者，当所述信号判断元件判断所述有效显示数据选通信号未丢失时，生成第二信号调整指令。
可选的，所述控制子电路还包括与所述指令生成元件相连接的触发元件；所述触发元件还与所述栅极驱动子电路中的每一级移位寄存器所连接的总复位端相连接；所述触发元件用于根据所述第一信号调整指令，向所述栅极驱动子电路中的每一级移位寄存器所连接的总复位端提供第一使能信号；或者，所述触发元件还与所述电平转换器相连接，所述触发元件用于根据所述第一信号调整指令，控制所述电平转换器停止执行电荷共享操作；或者，所述触发元件用于根据所述第二信号调整指令，控制所述电平转换器执行电荷共享操作。
可选的，所述信号判断元件、所述指令生成元件以及所述触发元件集成于所述时序控制器中。
本申请实施例的另一方面，提供一种用于控制如上所述的任意一种显示驱动电路的方法，所述方法包括：控制子电路接收有效显示数据选通信号，并根据所述有效显示数据选通信号向栅极驱动子电路提供有效时钟信号；所述控制子电路判断所述有效显示数据选通信号丢失时，生成第一信号调整指令，并根据所述第一信号调整指令控制所述栅极驱动子电路中的每一级移位寄存器的输出端输出非选通信号，与所述移位寄存器相连接的栅线未被选通。
可选的，在所述控制子电路包括信号判断元件、指令生成元件和触发元件的情况下，所述控制子电路判断所述有效显示数据选通信号丢失时，生成第一信号调整指令，并根据所述第一信号调整指令控制所述栅极驱动子电路中的每一级移位寄存器的输出端输出非选通信号包括：所述信号判断元件判断所述有效显示数据选通信号在至少一个周期内是否连续为低电平；当所述信号判断元件判断所述有效显示数据选通信号在至少一个周期内连续为低电平时，所述电平转换器保持电荷共享操作，将所述初始时钟信号转换为中间电压，所述中间电压大于所述有效时钟信号的波谷电压，小于所述有效时钟信号的波峰电压；所述指令生成元件生成所述第一信号调整指令，所述触发元件根据所述第一信号调整指令向所述栅极驱动子电路中的每一级移位寄存器所连接的总复位端提供第一使能信号；在所述总复位端的控制下，所述移位寄存器的输出端的电压下拉至第一电压端。
可选的，所述移位寄存器包括第一复位晶体管；所述第一复位晶体管的栅极连接所述总复位端，第一极连接所述移位寄存器的输出端，第二极与所述第一电压端相连接；在所述总复位端的控制下，所述移位寄存器的输出端的电压下拉至用于输出低电平的第一电压端包括：在所述总复位端的控制下，所述第一复位晶体管导通，所述移位寄存器的输出端与所述第一电压端电连接。
可选的，移位寄存器还包括第二复位晶体管；第二复位晶体管的栅极连接总复位端，第一极连接移位寄存器中的上拉节点，第二极与第一电压端相连接；方法还包括：在总复位端的控制下，第二复位晶体管导通，上拉节点与第一电压端电连接。
可选的，在所述控制子电路包括信号判断元件、指令生成元件和触发元件的情况下，所述控制子电路判断所述有效显示数据选通信号丢失时，生成第一信号调整指令，并根据所述第一信号调整指令控制所述栅极驱动子电路中的每一级移位寄存器的输出端输出非选通信号包括：所述信号判断元件判断所述有效显示数据选通信号在至少一个周期内是否连续为低电平，且当所述信号判断元件判断所述有效显示数据选通信号在至少一个周期内连续为低电平时，所述指令生成元件生成所述第一信号调整指令，所述触发元件根据所述第一信号调整指令控制所述电平转换器停止执行电荷共享操作；所述电平转换器向栅极驱动子电路提供的有效时钟信号在至少一个周期内连续为所述非选通信号；所述方法还包括：所述信号判断元件判断所述有效显示数据选通信号在至少一个周期内是否连续为低电平，且当所述信号判断元件判断所述有效显示数据选通信号未在至少一个周期内连续为低电平时，所述指令生成元件生成第二信号调整指令，所述触发元件根据所述第二信号调整指令控制所述电平转换器执行电荷共享操作。
可选的，所述控制所述电平转换器停止执行电荷共享操作包括：所述电平转换器的电荷共享控制端接收第二使能信号，在所述电荷共享控制端的控制下，所述电平转换器停止执行电荷共享操作。
可选的，在所述控制子电路包括信号判断元件、指令生成元件和触发元件的情况下，所述方法还包括：所述信号判断元件判断所述有效显示数据选通信号在至少一个周期内是否连续为低电平；当所述信号判断元件判断所述有效显示数据选通信号未在至少一个周期内连续为低电平时，所述指令生成元件生成第二信号调整指令，所述触发元件根据所述第二信号调整指令控制所述电平转换器执行电荷共享操作。
可选的，在有效显示数据选通信号在至少一个周期内连续为低电平之后，当有效显示数据选通信号为方波信号时；方法还包括：控制子电路向栅极驱动子电路中第一级移位寄存器的输入端输出起始信号。
可选的，所述显示驱动电路还包括与所述时序控制器相连接的源极驱动子电路；当所述有效显示数据选通信号在至少一个周期内连续为低电平时，所述方法还包括：所述时序控制器向所述源极驱动子电路输出用于显示黑色图像的数据电压。
本申请实施例的另一方面，提供一种计算机设备，包括存储器、处理器；存储器上存储有可在处理器上运行的计算机程序，处理器执行计算机程序时实现上述的任意一种方法。
本申请实施例的又一方面，提供一种显示装置，包括如上所述的任意一种显示驱动电路。
由上述可知，本申请提供的显示驱动电路中，控制子电路可以判断de是否丢失，例如判断de在至少一个周期内是否连续为低电平，当控制子电路判断当有效显示数据选通信号在至少一个周期内连续为低电平时，说明该有效显示数据选通信号出现了信号不连续的情况，该有效显示数据选通信号信号丢失。在此情况下，该控制子电路可以生成第一信号调整指令，并根据该第一信号调整指令控制栅极驱动子电路中的每一级rs的输出端out输出非选通信号，例如上述低电平。基于此，由于该低电平可以使得与上述一级移位寄存器的输出端相连接的栅线未被选通，因此该行栅线不会将与该栅线相连接的薄膜晶体管导通，此时，被该栅线控制的一行亚像素的像素电极上的电荷不会通过数据线放电，而保持上一帧的画面进行显示。这样一来，该行亚像素具有的电荷与其上、下几行的亚像素具有的电荷相当，从而能够解决由于相邻几行亚像素具有的电荷存在差异，而导致出现显示闪横线等显示不良现象的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种信号时序图；
图2a为本申请实施例提供的一种显示驱动电路的结构示意图；
图2b为图2a中tcon的一种具体结构示意图；
图2c为图2a中tcon的另一种具体结构示意图；
图3为本申请实施例提供的一种显示驱动电路的控制方法流程图；
图4为图3中步骤s102所涉及到的各个信号的一种时序图；
图5为图3中步骤s102的一种具体实现过程流程图；
图6为本申请实施例提供的移位寄存器的结构示意图；
图7为图3中步骤s102的另一种具体实现过程流程图；
图8为图3中步骤s102所涉及到的各个信号的另一种时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例提供一种显示驱动电路，如图2a所示，该显示驱动电路包括控制子电路10以及与控制子电路10相连接的栅极驱动子电路20。
其中，控制子电路10用于接收有效显示数据选通信号(dataenable，de)，并根据de向栅极驱动子电路20提供有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)。
或者，控制子电路10用于判断de丢失时，生成第一信号调整指令，并根据该第一信号调整指令控制栅极驱动子电路20中的每一级移位寄存器(rs)的输出端out输出非选通信号。此时，与上述rs相连接的栅线(gate)接收到该非选通信号，从而处于未被选通的状态。
其中，控制子电路10判断de丢失可以为，控制子电路10判断de在一预设时间内连续为低电平时，即表示该de丢失。上述预设时间可以根据需要进行设定，例如，该预设时间可以为de的至少一个周期。
需要说明的是，本申请实施例中，上述非选通信号是指，使得接收到该非选通信号的栅线处于未被选通状态的信号。其中，未被选通的栅线无法将与该栅线电连接的tft导通。例如，显示装置的亚像素中与栅线相连接的tft可以为n型tft，也可以为p型tft。当上述tft为n型时，当tft的栅极通过与其相连接的栅线接收到低电平时，该tft截止，从而使得与该tft相连接的栅线处于未被选通的状态。反之同理，当tft为p型时，当tft的栅极通过与其相连接的栅线接收到高电平时，该tft截止，从而使得与该tft相连接的栅线处于未被选通的状态。为了方便说明，以下实施例均是以显示装置的亚像素中与栅线相连接的tft为n型为例进行的说明，在此情况下，上述非选通信号为低电平vgl。此外，如图4所示，上述有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)的波谷为低电平vgl，波峰为高电平vgh。上述高电平与低电平为相对概念，低电平的电压可以为负，高电平的电压可以为正，例如，低电平vgl可以为-5v，高电平vgh可以为5v；或者低电平和高电平的电压可以均为正，例如，低电平vgl可以为5v，高电平vgh可以为10v。可选的，上述有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)电压的变化范围可以在-8v～32v之间。
在此基础上，如图2a所示，该控制子电路10包括时序控制器(tcon)以及与tcon相连接的电平转换器(levelshifter，ls)。
其中，tcon用于接收de，并根据de向ls输出初始时钟信号(clk1、clk2、clk3、clk4……)。
其中，上述初始时钟信号(clk1、clk2、clk3、clk4……)的变化范围可以为0～2.5v。
此外，ls用于将该初始时钟信号(clk1、clk2、clk3、clk4……)的电压幅值进行提升，从而转换为有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)。有效时钟信号的幅值大于初始时钟信号的幅值。
具体的，该ls可以执行电荷共享(chargeshare)操作，先将初始时钟信号(clk1、clk2、clk3、clk4……)转换为中间电压vm，然后再由该vm转换为有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)。
其中，该中间电压vm的电压值大于有效时钟信号的波谷电压vgl，小于有效时钟信号的波峰电压vgh。例如，当有效时钟信号的电压在-8v～32v的范围内变化时，该中间电压vm可以为15v左右。
上述电荷共享操作是指，在正常显示的过程(即de未丢失时)中，ls需要将幅值较小的初始时钟信号(clk1、clk2、clk3、clk4……)转换成幅值较大的有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)，如果直接进行转换，由于两者之间的电压幅值差距较大，转换过程中需要消耗较大的功耗。因此该ls可以执行上述电荷共享操作，将初始时钟信号(clk1、clk2、clk3、clk4……)的波峰电压和波谷电压先转换至一中间电压vm，这样一来，经过该ls转换后的时钟信号(ls_clk1、ls_clk2、ls_clk3、ls_clk4……)在由波峰向波谷变化的过程中，先转变为上述中间电压vm，然后再转变为波谷电压vgl；或者由波谷向波峰变化的过程中，先转变为中间电压vm，然后再转变为波峰电压vgh。从而使得电压的变化幅度减小，有利于降低电压变化过程中的功耗。当de丢失后，ls仍然执行上述电荷共享操作。
由上述可知，控制子电路10可以判断de是否丢失，例如判断de在至少一个周期内是否连续为低电平，当控制子电路10判断de在至少一个周期内连续为低电平时，说明该de出现了信号不连续的情况，该de信号丢失。在此情况下，该控制子电路10可以生成第一信号调整指令，并根据该第一信号调整指令控制栅极驱动子电路20中的每一级rs的输出端out输出非选通信号，例如上述低电平vgl。基于此，由于该低电平vgl可以使得与上述一级rs的输出端out相连接的栅线未被选通，因此该行栅线不会将与该栅线相连接的tft导通，此时，被该栅线控制的一行亚像素的像素电极上的电荷不会通过数据线(data)放电，而保持上一帧的画面进行显示。这样一来，该行亚像素具有的电荷与其相邻的上、下几行的亚像素具有的电荷相当，从而能够解决由于相邻几行亚像素具有的电荷存在较大差异，而导致出现显示闪横线等显示不良现象的问题。
以下对上述控制子电路10的具体结构进行详细的说明。
例如，如图2b或图2c所示，上述控制子电路10还包括信号判断元件101、指令生成元件102。
其中，信号判断元件101用于判断de是否丢失，例如判断de在至少一个周期内是否连续为低电平。
需要说明的是，该信号判断元件101可以为tcon中用于对de进行解码的解码器，该解码器在解码的过程中，就可以判断出de信号是否丢失。在此情况下，上述信号判断元件101集成于tcon中。
此外，指令生成元件102用于接收信号判断元件101的判断结果，并当信号判断元件101判断de在至少一个周期内连续为低电平时，生成上述第一信号调整指令。或者，当该信号判断元件101判断de未在至少一个周期内连续为低电平时，生成第二信号调整指令。
基于此，信号判断元件101还包括与指令生成元件102相连接的触发元件103。
其中，如图2b所示，触发元件103还与栅极驱动子电路20中的每一级rs所连接的总复位端trst相连接。该触发元件103用于根据第一信号调整指令，向栅极驱动子电路20中的每一级rs所连接的总复位端trst提供第一使能信号，从而进一步控制每一级rs的输出端out输出作为上述非选通信号的低电平。
或者，触发元件103还与ls的电荷共享控制端vgp相连接，触发元件103用于根据第一信号调整指令，控制ls停止执行电荷共享操作。具体的，触发元件103根据指令生成元件102生成的第一信号调整指令，向ls的电荷共享控制端vgp提供第二使能信号，例如高电平vgh，使得ls停止执行电荷共享操作。
此外，当de信号恢复正常后，触发元件102还可以用于根据指令生成元件102生成的第二信号调整指令，控制ls执行电荷共享操作，以降低初始时钟信号(clk1、clk2、clk3、clk4……)转换为有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)时的功耗。
基于此，为了提高电子器件的集成性能，可选的，上述指令生成元件102和触发元件102也可以集成于tcon中。
本申请实施例提供一种用于控制上述任意一种显示驱动电路的方法，如图2a所示，该显示驱动电路01包括控制子电路10以及与控制子电路10相连接的栅极驱动子电路20。
在此情况下，如图3所示，上述控制方法包括：
s101、控制子电路10接收有效显示数据选通信号(dataenable，de)，并根据de向栅极驱动子电路20提供有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)。
其中，如图2a所示，该控制子电路10可以包括tcon以及与tcon相连接的ls。在此情况下，上述步骤s101包括：
首先，tcon接收de，并根据de向ls输出初始时钟信号(clk1、clk2、clk3、clk4……)。
接下来，ls将该初始时钟信号(clk1、clk2、clk3、clk4……)的电压幅值进行提升，从而转换为有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)。在此情况下，有效时钟信号的幅值大于初始时钟信号的幅值。
s102、控制子电路10判断de丢失，例如判断de在至少一个周期内连续为低电平，生成第一信号调整指令，并根据该第一信号调整指令控制栅极驱动子电路20中的每一级移位寄存器(rs)的输出端out输出非选通信号。
此时，与上述rs相连接的栅线(gate)接收到该非选通信号，从而处于未被选通的状态。
具体的，如图2b或2c所示，在控制子电路10包括信号判断元件101、指令生成元件102以及触发元件103，且该信号判断元件101可以为tcon中的解码器的情况下。信号判断元件101可以对输入至tcon的de进行解码。指令生成元件102与该信号判断元件101相连接，该信号判断元件101解码的过程中，可以判断de信号是否丢失，当de在至少一个周期内连续为低电平时，该de信号丢失。此时指令生成元件102可以根据该信号判断元件101的判断结果生成第一信号调整指令。接下来，与指令生成元件102相连接的触发元件103可以接收该第一信号调整指令，并根据第一信号调整指令控制栅极驱动子电路20中的每一级rs的输出端out输出非选通信号。
本申请实施例提供的显示驱动电路的控制方法与前述实施例提供的显示驱动电路的结构具有相同的技术效果，此处不再赘述。
以下，在控制子电路10包括信号判断元件101、指令生成元件和102以及触发元件103的情况下，对上述步骤s102的实现过程进行详细的举例说明：
例如：触发元件103与栅极驱动子电路20中的每一级rs所连接的总复位端trst相连接的情况下，上述步骤s102如图5所示，可以包括：
s201、信号判断元件101判断de在至少一个周期内是否连续为低电平。
s202、如图4所示，当信号判断元件判断de在至少一个周期内连续为低电平时，上述ls保持电荷共享(chargeshare)操作，将初始时钟信号(clk1、clk2、clk3、clk4……)转换为中间电压vm。
s203、指令生成元件102生成第一信号调整指令，如图2b所示，触发元件103根据该第一信号调整指令向栅极驱动子电路20中的每一级rs所连接的总复位端trst提供第一使能信号，从而使得触发元件103达到根据第一信号调整指令，控制栅极驱动子电路20中的每一级rs的输出端out输出非选通信号的目的。
需要说明的是，该第一使能信号用于开启rs中与该总复位端trst相连接的tft。在此情况下，当该tft为n型时，上述第一使能信号为高电平vgh；或者当该tft为p型时，上述第一使能信号为低电平vgl。本申请实施例是以rs中的tft均为n型为例进行的说明。
s204、在总复位端trst的控制下，rs的输出端out的电压下拉至用于输出低电平vgl的第一电压端v1。此时，上述非选通信号为该第一电压端v1输出的低电平。
在此情况下，当de在至少一个周期内连续为低电平，即该de丢失后，可以通过tcon中的触发元件103控制总复位端trst输出第一使能信号，从而进一步控制每一级rs的输出端out输出作为上述非选通信号的低电平。
基于此，如图6所示，该rs包括第一复位晶体管mtr1。其中，该第一复位晶体管mtr1的栅极连接总复位端trst，第一极连接rs的输出端out，第二极与第一电压端v1相连接。在此情况下，上述步骤s203包括：
在总复位端trst的控制下，第一复位晶体管mtr1导通，rs的输出端out与第一电压端v1电连接。在此情况下，可以通过导通的第一复位晶体管mtr1将rs的输出端out的信号拉低至第一电压端v1。其中，该第一电压端v1可以输出低电平vgl。这样一来，与该rs的输出端out相连接的栅线接收到的信号为非选通信号，此时，被该栅线控制的一行亚像素中的tft无法被开启，因此该行亚像素中像素电极上的电荷不会被快速释放，从而使得该行亚像素保持上一帧的画面。
由于所有rs均设置有上述总复位端trst，因此每一级rs的输出端out都会输出上述非选通信号，从而使得所有的栅线均处于未被选通的状态，在此情况下，所有的亚像素均保持上一帧的显示数据进行显示。从而解决了部分亚像素放电导致显示画面出现闪横线的问题。
为了在de丢失后，进一步提高显示画面的均匀性，上述移位寄存器还包括第二复位晶体管mtr2。该第二复位晶体管mtr2的栅极连接总复位端trst，第一极连接rs中的上拉节点pu，第二极与第一电压端v1相连接。在此情况下，上述方法还包括：在总复位端trst的控制下，第二复位晶体管mtr2导通，上拉节点pu与第一电压端v1电连接。这样一来，可以通过导通的第二复位晶体管mtr2，将上拉节点pu的电位下拉至第一电压端v1输出的低电平vgl。在此情况下，可以确保驱动晶体管md处于截止状态，从而即使ls执行电荷共享操作，时钟信号端gs_clk输出的中间电压vm也无法通过驱动晶体管md传输至rs的输出端out，从而能够避免时钟信号端gs_clk输出的中间电压vm对rs的输出端out输出信号的影响，进而避免与该rs的输出端out相连接的栅线被选通。
需要说明的是，上述第一复位晶体管mtr1和第二复位晶体管mtr2的第一极可以为源极，第二极可以为漏极；或者第一极可以为漏极，第二极可以为源极。
此外，在触发元件103还与ls上的电荷共享控制端vgp相连接的情况下，上述步骤s102的实现过程，如图7所示，还可以包括：
s301、信号判断元件101判断de在至少一个周期内是否连续为低电平。
s302、当信号判断元件101判断de在至少一个周期内连续为低电平vgl时，指令生成元件102生成第一信号调整指令，触发元件103根据第一信号调整指令控制ls停止执行电荷共享操作。
s303、ls向栅极驱动子电路20提供的有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)在至少一个周期内连续为非选通信号，例如低电平vgl。
具体的，该步骤s301包括：当de在至少一个周期内连续为低电平vgl时，如图2c所示，触发元件103根据指令生成元件102生成的第一信号调整指令，向ls的电荷共享控制端vgp提供第二使能信号。ls的电荷共享控制端vgp接收第二使能信号，且在该电荷共享控制端vgp的控制下，ls停止执行电荷共享操作，从而使得触发元件103达到根据第一信号调整指令，控制栅极驱动子电路20中的每一级rs的输出端out输出非选通信号的目的。这样一来，只需要向该ls上的电荷共享控制端vgp提供第二使能信号，便可以在该电荷共享控制端vgp的控制下，使得ls停止执行电荷共享操作，因此无需单独设置用于控制ls停止执行电荷共享操作的电路结构，从而能够简化控制方法以及整个显示驱动电路的结构。
其中，如图8所示，ls的电荷共享控制端vgp接收的第二使能信号可以为高电平vgh。
由上述可知，当de信号丢失后，可以通过ls的电荷共享控制端vgp控制ls停止执行电荷共享操作，这样一来，有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)会跟随(follow)de的变化，进而转变为低电平，该低电平作为上述非选通信号提供至与该rs的输出端out相连接的栅线，此时，被该栅线控制的一行亚像素中的tft无法被开启，因此该行亚像素中像素电极上的电荷不会被快速释放，从而使得该行亚像素保持上一帧的画面。
由于ls停止执行电荷共享操作后，初始时钟信号(clk1、clk2、clk3、clk4……)会在不经过上述中间电压vm的情况下，直接转换至(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)，所以该方案可以在不考虑功耗影响的情况下采用。
此外，当de信号恢复正常后，即信号判断元件101判断de未在至少一个周期内连续为低电平时，控制子电路10还可以控制ls执行上述电荷共享操作，以降低初始时钟信号(clk1、clk2、clk3、clk4……)向有效时钟信号(gs_clk1、gs_clk2、gs_clk3、gs_clk4……)转换过程中的功耗。
具体的，为了达到上述目的，本申请提供的方法还包括：
信号判断元件101判断de在至少一个周期内是否连续为低电平，且当信号判断元件101判断de未在至少一个周期内连续为低电平时，该指令生成元件102生成第二信号调整指令，触发元件103根据该第二信号调整指令控制ls执行上述电荷共享操作。
此外，如图2a所示，在上述显示驱动电路还包括与tcon相连接的源极驱动子电路30的情况下，当de在至少一个周期内连续为低电平vgl时，tcon进入静音(mute)模式，从而可以使得该tcon向源极驱动子电路30输出用于显示黑色图像的数据电压vdata，这样一来，可以减少源极驱动子电路30的功耗。
当de再次恢复正常时，tcon从mute模式切换回正常模式，源极驱动子电路30输出用于正常显示的数据电压vdata。在此情况下，对图4或图8所对应的控制方案中的任意一种方案中，当de恢复正常后，即在de在至少一个周期内连续为低电平之后，当所述de输出正常方波信号时，上述方法还包括：
控制子电路10向栅极驱动子电路20中第一级rs的输入端input输出起始信号stv。在此情况下，栅极驱动子电路20中多个级联的rs可以从第一级rs开始执行移位寄存功能。这样一来，显示面板中的栅线从头开始逐行进行扫描，以显示新的一帧画面。
本申请实施例提供一种计算机设备，包括存储器、处理器。该存储器上存储有可在处理器上运行的计算机程序，处理器执行计算机程序时实现如上所述的任意一种方法。该计算机设备具有与前述实施例提供的控制方法相同的技术效果，此处不再赘述。
需要说明的是，上述存储器可以包括：rom、ram、磁碟或者光盘等各种可以存储程序代码的介质。
本申请实施例提供一种计算机可读介质，其存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的任意一种方法。该计算机可读介质具有与前述实施例提供的控制方法相同的技术效果，此处不再赘述。
本申请实施例提供一种显示装置，该显示装置包括如上所述的任意一种显示驱动电路。该显示装置具有与前述实施例提供的显示驱动电路相同的技术效果，此处不再赘述。
其中，该显示装置包括显示面板，上述显示驱动电路可以通过构图工艺(例如mask工艺)直接制作于显示面板的非显示区域。或者上述显示驱动电路可以集成于芯片上，然后将该芯片绑定(bonding)于上述显示面板上。本发明对上述显示驱动电路的设置方式不做限定，但均属于本申请的保护范围内。
需要说明的是，上述显示装置可以为液晶显示装置或者有机发光二极管显示装置。其中，例如该显示装置可以用于构成显示器、电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。