本发明涉及电子技术领域，尤其涉及一种阵列基板行驱动单元、电路以及液晶显示面板。
背景技术：
阵列基板行驱动(gatedriveronarray，goa)技术，是一种将薄膜晶体管(thinfilmtransistor，tft)的栅极扫描驱动电路制作在阵列基板上，以替代外接硅芯片制作的驱动芯片的一种技术。由于goa电路可直接制作在面板周围，如此不但可以降低液晶显示器(liquidcrystaldisplay，lcd)的面板的边框厚度，简化制程工艺，还可以降低产品成本，提高液晶面板的集成度。
现有的goa电路，通常包括级联的多个goa单元，每一级goa单元包括上拉控制电路、上拉电路、下传电路、下拉电路、自举电容和下拉维持电路以及负责电位抬升的自举(boast)电容。其中，上拉控制电路负责控制所述上拉电路的打开，一般连接前面一级goa单元传递过来的下传信号或者gate信号；所述上拉电路主要负责将输入的时钟信号(clock，ck)输出为栅极(gate)信号；所述下拉电路负责在输出扫描驱动信号后，快速将该扫描驱动信号(也即是tft栅极的电位)拉低为低电平，即关闭gate信号；所述下拉维持电路则主要负责将扫描驱动信号和上拉电路的gate信号(通常称为q点)维持在关闭状态(即负电位)，通常有两个下拉维持模块交替作用；所述自举电容则负责q点的二次抬升。
goa电路结构实际输出的gate信号是决定goa性能的关键因素之一，gate信号波形可以分为低电压阶段、第一高电压和第二高电压阶段，在上述第二高电压阶段，gate信号波形的上升时间(risingtime)也就是上升到第二高电压阶段的时长，下降时间(fallingtime)也就是第二高压阶段降到低电压阶段的时长，由于gate信号波形的上升时间与下降时间不够短，缩短了维持在第二高电压阶段高电平的时间，会影响对水平扫描线上的充电效率，尤其是在使用三栅极晶体管(tri-gate)架构下的栅极驱动电路，有效充电时间较短。
技术实现要素：
本发明实施例提供一种阵列基板行驱动单元、电路以及液晶显示面板，可以缩短栅极信号的上升时间和下降时间，提升充电效率。
第一方面，本发明实施例提供了一种阵列基板行驱动单元，包括上拉控制模块、上拉模块、下拉维持模块、下拉模块、信号下传模块以及自举模块；
所述上拉控制模块的输出端、所述上拉模块的控制端、所述下拉维持模块的第一端、所述下拉模块的第一端、所述信号下传模块的控制端与所述自举模块的第一端连接于栅极信号点，所述下拉维持模块的第二端、所述下拉模块的第二端、所述自举模块的第二端以及所述上拉模块的输出端与水平扫描线连接，所述下拉维持模块的第三端以及所述下拉模块的第三端与第一电平信号线连接，所述下拉维持模块的第四端以及所述下拉模块的第四端与第二电平信号线连接，所述上拉模块的输入端以及所述信号下传模块的输入端与时钟信号线连接；所述下拉模块的控制端连接至下一级阵列基板行驱动单元；
所述第一电平信号线的电压小于所述第二电平信号线的电压；
所述上拉控制模块用于对所述栅极信号点预充电，所述自举模块用于存储并维持所述栅极信号点的电平，在所述栅极信号点处于导通电平的情况下，所述上拉模块将所述时钟信号线的信号输出到所述水平扫描线；在所述下拉模块的控制端接收到的控制信号为导通电平的情况下，所述下拉模块将所述第二电平信号线的信号输出到所述水平扫描线，以及将所述第一电平信号线的信号输出到所述栅极信号点，所述第一电平信号线的信号控制所述下拉维持模块的第二端输出所述第二电平信号线的信号到所述水平扫描线。
第二方面，本发明实施例提供了一种阵列基板行驱动电路，包括级联的多个如上述第一方面的阵列基板行驱动单元，其中，第n级阵列基板行驱动单元用于控制对第n级水平扫描线充电；
所述第n级阵列基板行驱动单元的所述信号下传模块的控制端与下一级阵列基板行驱动单元连接，所述n为正整数。
第三方面，本发明实施例提供了一种液晶显示面板，包括上述第二方面所述的阵列基板行驱动电路。
本发明实施例通过设置第一电平信号线与第二电平信号线的两组电压，第一电平信号线的电压小于第二电平信号线的电压，其中第二电平信号线的电压是针对水平扫描线维持低准位的电压，通过增加第一电平信号线的电压来控制所述下拉模块和下拉维持模块，可以降低gate信号波形的上升时间与下降时间，从而使gate信号波形维持在第二高电压阶段高电平的时间增长，可以使有效充电时间更长，提升了充电效率。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种阵列基板行驱动单元的结构示意图；
图2是本发明实施例提供的一种阵列基板行驱动单元的信号示意图；
图3是本发明另一实施例提供的一种阵列基板行驱动单元的结构示意图；
图4是本发明另一实施例提供的一种阵列基板行驱动单元的结构示意图；
图5是本发明另一实施例提供的一种阵列基板行驱动单元的结构示意图；
图6是本发明另一实施例提供的一种阵列基板行驱动单元的结构示意图；
图7是本发明另一实施例提供的一种阵列基板行驱动单元的gate波形仿真结果示意图；
图8是本发明另一实施例提供的一种阵列基板行驱动电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
参见图1，是本发明实施例提供的一种阵列基板行驱动单元，包括上拉控制模块1、上拉模块2、下拉维持模块3、下拉模块4、信号下传模块5以及自举模块6；
所述上拉控制模块1的输出端11、所述上拉模块2的控制端21、所述下拉维持模块3的第一端31、所述下拉模块4的第一端41、所述信号下传模块5的控制端51与所述自举模块6的第一端61连接于栅极信号点q(n)，所述下拉维持模块3的第二端32、所述下拉模块4的第二端42、所述自举模块6的第二端62以及所述上拉模块2的输出端22与水平扫描线g(n)连接，所述下拉维持模块3的第三端33以及所述下拉模块4的第三端43与第一电平信号线vss1连接，所述下拉维持模块3的第四端34以及所述下拉模块4的第四端44与第二电平信号线vss2连接，所述上拉模块2的输入端23以及所述信号下传模块5的输入端52与时钟信号线ck连接；所述下拉模块4的控制端45连接至下一级阵列基板行驱动单元；
所述第一电平信号线vss1的电压小于所述第二电平信号线vss2的电压；
所述上拉控制模块1用于对所述栅极信号点q(n)预充电，所述自举模块6用于存储并维持所述栅极信号点q(n)的电平，在所述栅极信号点q(n)处于导通电平的情况下，所述上拉模块2将所述时钟信号线ck的信号输出到所述水平扫描线g(n)；在所述下拉模块4的控制端45接收到的控制信号为导通电平的情况下，所述下拉模块4将所述第二电平信号线vss2的信号输出到所述水平扫描线g(n)，以及将所述第一电平信号线vss1的信号输出到所述栅极信号点q(n)，所述第一电平信号线vss1的信号控制所述下拉维持模块3的第二端32输出所述第二电平信号线vss2的信号到所述水平扫描线g(n)。
其中，上拉控制模块1可以接入上拉控制信号，用于控制上拉控制模块1的导通与关断，以及接入前一级goa单元的水平扫描线的信号或者恒定的直流电压；上拉控制模块1可以为栅极信号点q(n)预充电；上拉模块2用于提高水平扫描线上的一点g(n)的点电位；自举模块6，用于提高并维持q(n)的点电位；下拉维持模块3用于控制q(n)的点电位维持在vss1不变，以及控制g(n)的点电位维持在vss2不变；下拉模块4用于拉低q(n)的电位至与第一电平信号线上的电压vss1一致，以及拉低g(n)的电位至与第二电平信号线的电压vss2一致；信号下传模块5用于控制与该goa单元连接的下一级goa单元的打开与关闭。
本发明实施例中提到的上一级goa单元，指的是与该级goa单元连接的前一级goa单元，不一定是与该级goa单元相邻的前一级goa单元，该级goa单元与上一级goa单元之间可能在物理上隔着一级或多级goa单元；同样的，下一级goa单元，指的是与该级goa单元连接的后一级goa单元，不一定是与该级goa单元相邻的后一级goa单元，该级goa单元与下一级goa单元之间可能在物理上隔着一级或多级goa单元。例如，在n与n+6结构的goa单元连接方式中，第n级goa单元可以分别与上一级goa单元——第(n-6)级goa单元，和下一级goa单元——第(n+6)级goa单元连接。
以n与n+6结构的goa单元连接方式为例，其中的涉及信号变化可参见图2。如图2所示，xck信号为时钟信号ck反相后的信号，t1时间段内，上拉控制模块1对q(n)进行预充电，达到能够驱动上拉模块2的导通电平v1，因此上拉模块2导通，可以将时钟信号线中的信号ck传输到g(n)，使得g(n)为低电平(本质上t1时刻的上拉控制信号st(n-6)和上一级goa单元的水平扫描线上的信号g(n-6)来源于上一goa单元所获得的时钟信号)，此时用于拉低g(n)的信号为ck；在t2时间段内，由于自举模块6的作用，q(n)中的点电位继续被提高至v2，于是上拉模块2继续将ck传输到g(n)，使得g(n)为高电平，因此上拉模块2用于提高水平扫描线上的一点g(n)的点电位；在t3时间段内，q(n)点由于下拉维持模块3上连接的lc信号电容耦合作用结束而被拉低至低电平v3，于是上拉模块2继续将ck传输到g(n)，使得g(n)为低电平，与此同时，由于下拉模块4的控制端45接收到的控制信号q(n+6)为高电平，下拉模块4导通将第一电平信号线的信号vss1传输到q(n)，下拉模块4导通将第二电平信号线的信号vss2传输到g(n)，此时用于拉低g(n)的信号为ck以及vss2。
可以看出，第一电平信号线的信号vss1是用于拉低栅极信号点q(n)点电压的电压，即下拉维持模块3与下拉模块4拉低q(n)电压时使用的电压，而第二电平信号线的信号vss2是用于拉低水平扫描线g(n)电压的电压，即下拉维持模块3与下拉模块拉4低g(n)电压时使用的电压。
本发明实施例中提到的低电平、高电平可分别称为低电压、高电压，是相对的电平，也可以理解为上述低电平的电压区间与上述高电平的电压区间不重叠，且上述低电平的电压区间小于上述高电平的电压区间，例如低电平0-3v(含0v、3v)，高电平3-6v(含6v，不含3v)。在数字逻辑电路中，低电平表示0，高电平表示1。
上述第一电平信号线的电压vss1低于上述第二电平信号线的信号vss2，一般而言仅使用一条电平信号线vss2，增加一条电压小于vss2的电平信号线来为栅极信号点q(n)低电平，可以使栅极信号点q(n)的电压第三阶段的上升时间与下降时间缩短，即快速抬升至第三阶段电压，在被拉低时也能快速下降到第一电平信号线vss1的电压，q(n)维持在第三阶段电压的时长相对更长，即延长了有效充电时间。
参见图3，是本发明实施例提供的另一种阵列基板行驱动单元的示意图，在图1所示的实施例的基础上，上述下拉模块400包括第一晶体管41与第二晶体管31；
第一晶体管41的漏极与栅极信号点q(n)连接，第二晶体管31的漏极与水平扫描线g(n)连接，第一晶体管41的源极与第一电平线信号线vss1连接，第二晶体管的源极与第二电平线信号线vss2连接；
在第一晶体管41的栅极处于导通电平的情况下，第一晶体管41的源极将第一电平信号线vss1的信号输入到第一晶体管41的漏极；在第二晶体管31的栅极处于导通电平的情况下，第二晶体管31的源极将第二电平信号线vss2的信号输入到第二晶体管31的漏极。
本发明实施例中的导通电平可以理解为使电子元件导通的输入电压，在本发明实施例中也可以理解为晶体管的开启电压(阈值电压)，即使得晶体管的源极和漏极之间开始形成导电沟道所需的栅极电压。例如，当一个晶体管a的栅极处于电压a的情况下，该晶体管a导通，或者说该晶体管a工作在饱和状态，则电压a属于该晶体管a的导通电平，导通电平也可以理解为一个范围，即当一个晶体管a的栅极的电压在导通电平的范围内，该晶体管a导通，或者说该晶体管a工作在饱和状态。
第一晶体管41的栅极与第二晶体管31的栅极为下拉模块的控制端，可以与下一级goa单元的水平扫描线连接，例如图中的第(n+6)级goa单元；下一级goa单元的水平扫描线g(n+6)电压可以控制上述下拉模块的工作状态，例如第一晶体管41与第二晶体管可均为n型金属-氧化物-半导体场效应晶体管(metaloxidesemiconductor，mos)，标准的n沟道mos管的上述导通电平约为3～6v；通过工艺上的改进，也可以使mos管的导通电平降到2～3v。
当g(n+6)处于高电平的情况下，即第一晶体管41的栅极与第二晶体管31的栅极处于导通电平下，第一晶体管41和第二晶体管31导通，第一晶体管41可以从源极将第一电平信号线vss1的信号输入到第一晶体管41的漏极，从而输入到栅极信号点q(n)；第二晶体管31的源极可以将第二电平信号线vss2的信号输入到第二晶体管31的漏极，从而输入到水平扫描线g(n)。
可选的，上述阵列基板行驱动单元中，上述第一晶体管的沟道宽度小于1000微米。
沟道(channel)是指场效应晶体管中源区和漏区之间的一薄半导体层，电流在其中流动受栅极电势的控制。沟道宽度则是该从源区到漏区的薄半导体层的宽度，是表征集成电路集成度的重要标志。
具体地，上述第一晶体管的沟道宽度可以为700微米、500微米、650微米。
在用一条电平信号线的goa单元电路结构中，上述第一晶体管的沟道宽度一般为1000微米，上述第一电平信号线的电压vss1低于上述第二电平信号线的信号vss2，同时减小上述第一晶体管的沟道宽度至小于1000微米，可以使栅极信号点q(n)电压在第二阶段下拉更快，进一步使栅极信号点q(n)电压在第三阶段的上升时间与下降时间缩短。
上述第一电平信号线的电压vss1低于上述第二电平信号线的信号vss2，一般而言仅使用一条电平信号线vss(相当于vss2)，增加一条电平信号线来为栅极信号点q(n)提供低电平，增加的该电平信号线电压小于为水平扫描线g(n)提供低电压的电平信号线，可以使栅极信号点q(n)电压在第三阶段的上升时间与下降时间缩短，即快速抬升至第三阶段电压，在被拉低时也能快速下降到第一电平信号线的电压，q(n)维持在第三阶段电压的时长相对更长，即延长了有效充电时间。
参见图4，是本发明实施例提供的另一种阵列基板行驱动单元的示意图，在图3基础上，下拉维持模块3可包括反相单元301、第四晶体管32以及第五晶体管42；
所述反相单元301的控制端61与栅极信号点q(n)连接，所述反相单元301的输出端62与所述第四晶体管32的栅极以及所述第五晶体管42的栅极连接；所述第四晶体管32的漏极与所述水平扫描线g(n)连接，所述第四晶体管32的源极连接所述第二低电压信号线vss2，所述第五晶体管42的漏极与所述栅极信号点q(n)连接，所述第五晶体管42的源极连接所述第一低电压信号线vss1；
在所述反相单元301的控制端61处于低电平的情况下，所述反相单元301的输出端62向所述第四晶体管32的栅极以及所述第五晶体管42的栅极输出导通电平，上述导通电平可以理解为使第四晶体管32以及第五晶体管42导通的电压，即第四晶体管32以及第五晶体管42导通，所述第二电平信号线vss2的信号从所述第四晶体管32的源极输出到所述四晶体管32的漏极，从而输入到水平扫描线g(n)，所述第一电平信号线vss1的信号从所述第五晶体管42的源极传输出到所述五晶体管42的漏极，从而输入到栅极信号点q(n)。
可选的，如图5所示，上述反相单元301可包括：第六晶体管51与第七晶体管52；
所述第六晶体管51的栅极和漏极均连接导通电平信号lc1，所述第六晶体管51的源极与所述第七晶体管52的漏极连接所述反相单元501的输出端，所述第七晶体管52的栅极连接上述上拉控制模块1的输出端100。
上述第六晶体管51的栅极和漏极均连接的导通电平信号lc1，是相对高于于第一电平信号线vss1的电压的高电压信号。
上述反相单元301可以理解为一种反相器，反相单元301的输入端61与输出端62的电压反相，在反相单元301的输入端61处于低电平的情况下，所述反相单元301的输出端62可以输出高电平，在反相单元301的输入端61处于高电平的情况下，所述反相单元301的输出端62可以输出低电平。
通过上述下拉维持模块3，可以在下拉模块4将水平扫描线g(n)的电压拉低至第一电平信号线vss1的电压后维持上述水平扫描线g(n)的电压，以及在下拉模块4将栅极信号点q(n)电压拉低至第二电平信号线vss2的电压后维持上述栅极信号点q(n)的电压。
可选的，如图6所示，在图5的基础上，上述上拉模块2包括第三晶体管21；
所述第三晶体管21的栅极与所述栅极信号点q(n)连接，所述第三晶体管21的漏极与所述时钟信号线ck连接，所述第三晶体管21的源极与所述水平扫描线g(n)连接；所述第三晶体管21的沟道宽度大于7000微米；
在所述第三晶体管21的栅极处于导通电平的情况下，所述时钟信号线ck的信号可以从所述第三晶体管21的漏极输入到所述第三晶体管21的源极，即将所述时钟信号线ck的信号输出至所述水平扫描线g(n)。
具体地，上述第三晶体管的沟道宽度可以为8200、9000、10000微米。
通过上拉模块2，可以将上述水平扫描线g(n)的信号拉高为时钟信号线ck的高电平信号。在用一条电平信号线的goa单元电路结构中，上述第三晶体管的沟道宽度一般为7000微米，上述第一电平信号线的电压vss1低于上述第二电平信号线的信号vss2，同时增加上述第三晶体管的沟道宽度至大于7000微米，可以进一步使栅极信号点q(n)电压在第三阶段的上升时间与下降时间缩短。
图中，上拉控制模块1包括晶体管11，晶体管11的栅极为上拉控制模块1的控制端，可接入上拉控制信号，即上一级goa单元的信号下传模块输出的信号st(n-6)；信号下传模块5包括晶体管22，晶体管22的栅极为信号下传模块5的控制端，连接栅极信号点q(n)，晶体管22的漏极连接时钟信号线ck，晶体管22的源极输出下传控制信号st(n)，晶体管22的源极可以连接下一级goa单元的上拉控制模块，即向第(n+6)级goa单元输出下传控制信号st(n)。
优选的，上述阵列基板行驱动单元的上述第一电平信号线vss1的电压比上述第二电平信号线vss2的电压低2至7伏特。
例如，上述第三晶体管的沟道宽度可以为10000微米，上述第三晶体管的沟道宽度可以为500微米，上述第一电平信号线vss1的电压可以上述第二电平信号线vss2的电压低6.5伏特，在测试中可以得到如图7所示的gate信号波形仿真示意图，改善后的gate信号波形的上升时间缩短了0.5us，下降时间缩短了0.55us，可见上述上升时间与下降时间分别改善约20％。
本发明实施例中的晶体管均可以使用mos管，例如n沟道mos管。
通过上述goa单元还可以改善使用该goa单元的液晶显示面板的色偏。色偏是指图像的颜色跟原有的色调不同，加色混色模型又称rgb模型，是目前常用的一种彩色信息表达方式，它使用红、绿、蓝三原色的亮度来定量表示颜色，适合于显示器等发光体的显示。混色色偏指的是rgb模型显示中的色偏。
上述goa单元还附带使混色色偏的x轴色偏值与y轴色偏值分别降低1％与4.4％的优化效果，使液晶显示画面更稳定，显示的色彩效果更好。
可选的，上述自举模块6包括自举电容cb。
具体地，该自举电容cb的第一端连接栅极信号点，自举电容cb的第二端与水平扫描线g(n)连接。一般而言该自举电容cb选择15-25皮法的电容，在本发明实施例中，可以选择10-22皮法的电容作为自举电容cb，即在平常使用的自举电容的基础上选择适当降低电容量的电容，从而使栅极信号点q(n)电压在第三阶段的上升时间与下降时间进一步缩短。
本发明另一实施例还提供一种阵列基板行驱动电路，如图所示，所述电路包括级联的多个如上所述的任一阵列基板行驱动单元，其中，第n级阵列基板行驱动单元用于控制对第n级水平扫描线g(n)充电；
所述第n级阵列基板行驱动单元的所述信号下传模块的控制端与下一级阵列基板行驱动单元连接，所述n为正整数。
本发明实施例中提到的上一级goa单元，指的是与该级goa单元连接的前一级goa单元，不一定是与该级goa单元相邻的前一级goa单元，该级goa单元与上一级goa单元之间可能在物理上隔着一级或多级goa单元；同样的，下一级goa单元，指的是与该级goa单元连接的后一级goa单元，不一定是与该级goa单元相邻的后一级goa单元，该级goa单元与下一级goa单元之间可能在物理上隔着一级或多级goa单元。例如，在n与n+6结构的goa单元连接方式中，第n级goa单元可以分别与上一级goa单元——第(n-6)级goa单元，和下一级goa单元——第(n+6)级goa单元连接。
例如，如图8所示，第n级goa单元分别与上一级goa单元——第(n-6)级goa单元，和下一级goa单元——第(n+6)级goa单元连接；第n级goa单元的水平扫描线g(n)与第(n+6)级goa单元的上拉控制模块1’的输入端连接，第n级goa单元的下拉模块的控制端与第(n+6)级goa单元的水平扫描线g(n+6)连接；
第n级goa单元的信号下传模块输出端连接第(n+6)级goa单元的上拉控制模块1’的控制端。具体地，第n级goa单元的信号下传模块可以输出信号st(n)，并将信号st(n)输送到第(n+6)级goa单元的控制端，st(n)可以称为第(n+6)级goa单元的上拉控制信号。
需要注意的是，若n不大于6，则第(n-6)级goa单元是不存在的，即第n级goa单元不与上述上一级goa单元连接，而是可以连接为其专门提供的控制信号或者输入信号，以及与下一级第(n+6)级goa单元连接。
例如，若n＝2，第2级goa单元的信号下传模块输出端连接第8级goa单元的上拉控制模块的控制端，第2级goa单元的信号下传模块可以输出信号st(2)，并将信号st(2)输送到第8级goa单元的控制端。而第2级goa单元的上拉控制模块1的控制端接入第1级goa单元的信号下传模块输出端。第2级goa单元的水平扫描线g(2)与第8级goa单元的上拉控制模块1’的输入端连接，第2级goa单元的下拉模块的控制端与第8级goa单元的水平扫描线g(8)连接。而第2级goa单元的上拉控制模块1的输入端连接第1级goa单元的水平扫描线g(1)。
本发明另一实施例还提供一种液晶显示面板，包括上述任一实施例中的阵列基板行驱动电路，此处不再赘述。上述液晶显示面板也可以称为液晶显示器，液晶显示器(liquidcrystaldisplay，lcd)的构造是在两片平行的玻璃基板当中放置液晶盒，下基板玻璃上设置薄膜晶体管(thin-filmtransistor，tft)，上基板玻璃上设置彩色滤光片，通过tft上的信号与电压改变来控制液晶分子的转动方向，从而达到控制每个像素点偏振光出射与否而达到显示目的。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的电路或装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元(模块)可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上对本发明实施例公开的一种阵列基板行驱动单元、电路以及液晶显示面板进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。