本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术：
显示装置在显示图像时，需要利用栅极驱动电路(英文：gatedriveronarray；简称：goa)对像素单元进行扫描，栅极驱动电路(也称移位寄存器)包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。
但随着显示装置中像素单元数目的提高，栅极驱动电路在一帧时间内所需扫描的行数增加，以及对超窄边框显示装置的需求，这就要求移位寄存器单元的版图面积要更小。相关技术中有一种移位寄存器单元，它通常通过多个晶体管和电容器来控制电路输出信号的电位的高低。
但是，相关技术中每个移位寄存器单元所包括的元件较多，导致栅极驱动电路在显示装置中所占用的版图面积较大。
技术实现要素：
本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中每个移位寄存器单元所包括的元件较多，导致栅极驱动电路在显示装置中所占用的版图面积较大的问题。所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；
所述输入模块分别与输入信号端、第一时钟信号端和上拉节点连接，所述输入模块用于在来自所述第一时钟信号端的第一时钟信号的控制下，向所述上拉节点输入来自所述输入信号端的输入信号；
所述输出模块分别与第二时钟信号端、所述上拉节点和输出端连接，所述输出模块用于在所述上拉节点的控制下，向所述输出端输入来自所述第二时钟信号端的第二时钟信号；
所述下拉控制模块分别与所述第一时钟信号端、所述上拉节点、电源端和下拉节点连接，所述下拉控制模块用于在所述第一时钟信号的控制下，向所述下拉节点输入所述第一时钟信号，以及，在所述上拉节点的控制下，向所述下拉节点输入来自所述电源端的电源信号；
所述下拉模块分别与所述电源端、所述下拉节点和所述输出端连接，所述下拉模块用于在所述下拉节点的控制下，向所述输出端输入所述电源信号。
可选地，所述输入模块包括：第一晶体管；
所述第一晶体管的栅极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接。
可选地，所述输出模块包括：第二晶体管；
所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与所述第二时钟信号端连接，所述第二晶体管的第二极与所述输出端连接。
可选地，所述输出模块还包括：第一电容器；
所述第一电容器的一端与所述上拉节点连接，所述第一电容器的另一端与所述输出端连接。
可选地，所述下拉控制模块包括：第一控制子模块和第二控制子模块；
所述第一控制子模块分别与所述上拉节点、所述下拉节点和所述电源端连接，所述第一控制子模块用于在所述上拉节点的控制下，向所述下拉节点输入所述电源信号；
所述第二控制子模块分别与所述第一时钟信号端和所述下拉节点连接，所述第二控制子模块用于在所述第一时钟信号的控制下，向所述下拉节点输入所述第一时钟信号。
可选地，所述第一控制子模块包括：第三晶体管；
所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第一极与所述电源端连接，所述第三晶体管的第二极与所述下拉节点连接；
所述第二控制子模块包括：第四晶体管；
所述第四晶体管的栅极和第一极均与所述第一时钟信号端连接，所述第四晶体管的第二极与所述下拉节点连接。
可选地，所述下拉控制模块还包括：第二电容器；
所述第二电容器的一端与所述下拉节点连接，所述第二电容器的另一端与所述电源端连接。
可选地，所述下拉模块包括：第五晶体管；
所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述电源端连接，所述第五晶体管的第二极与所述输出端连接。
第二方面，提供了一种移位寄存器单元的驱动方法，所述方法用于驱动第一方面任一所述的移位寄存器单元，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块，所述方法包括：充电阶段、输出阶段、复位阶段和保持阶段；
所述充电阶段中，第一时钟信号端输出的第一时钟信号的电位为有效电位，输入信号端输出的输入信号的电位为有效电位，所述输入模块在所述第一时钟信号的控制下，向上拉节点输入处于有效电位的输入信号；
所述输出阶段中，第二时钟信号端输出的第二时钟信号的电位为有效电位，所述上拉节点的电位为有效电位，所述输出模块在所述上拉节点的控制下，向输出端输入处于有效电位的第二时钟信号；
所述复位阶段中，所述第二时钟信号的电位为无效电位，所述上拉节点的电位为有效电位，所述输出模块在所述上拉节点的控制下，向所述输出端输入处于无效电位的第二时钟信号；
所述保持阶段中，所述第一时钟信号的电位为有效电位，所述输入信号的电位为无效电位，电源端输出的电源信号的电位为无效电位，所述输入模块在所述第一时钟信号的控制下，向所述上拉节点输入处于无效电位的输入信号；所述下拉控制模块在所述第一时钟信号的控制下，向所述下拉节点输入处于有效电位的第一时钟信号；所述下拉模块在所述下拉节点的控制下，向所述输出端输入处于无效电位的电源信号。
可选地，所述下拉控制模块包括：第一控制子模块和第二控制子模块，所述所述方法还包括：
在所述充电阶段中，所述第一控制子模块在处于有效电位的上拉节点的控制下，向所述下拉节点输入处于无效电位的电源信号，以及，所述第二控制子模块在处于有效电位的第一时钟信号的控制下，向所述下拉节点输入处于有效电位的第一时钟信号，以控制所述下拉节点的电位为无效电位。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：多个级联的第一方面任一所述的移位寄存器单元。
可选地，所述多个级联的移位寄存器单元中，第j个移位寄存器单元的输出端与第j+1个移位寄存器单元的输入信号端连接，所述j为正整数。
第四方面，提供了一种显示装置，所述显示装置包括第一方面所述的栅极驱动电路。
第五方面，提供了一种存储介质，所述存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现第二方面所述的移位寄存器单元的控制方法。
本发明提供的技术方案带来的有益效果是：
本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元中包括输入模块、输出模块、下拉控制模块和下拉模块，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输入模块能够根据输入信号的电位对上拉节点进行充电和复位，无需额外设置对上拉节点进行复位的电路，相较于相关技术，减少了移位寄存器单元中的元件数和信号线占用的空间，进而有效减少了栅极驱动电路在显示装置中所占用的版图面积，有利于窄边框的实现。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图6是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图；
图7是本发明实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括p型开关晶体管和n型开关晶体管，其中，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有高电位和低电位，信号的有效电位为使开关晶体管打开的电位，例如：对于p型开关晶体管，低电位为有效电位，对于n型开关晶体管，高电位为有效电位。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，参考图1，该移位寄存器单元可以包括：该输入模块10、该输出模块20、该下拉控制模块30和该下拉模块40。
该输入模块10分别与输入信号端in、第一时钟信号端clk1和上拉节点q连接，该输入模块10用于在来自第一时钟信号端clk1的第一时钟信号的控制下，向上拉节点q输入来自输入信号端in的输入信号。
例如：当第一时钟信号的电位为有效电位，且输入信号的电位为有效电位时，该输入模块10用于向上拉节点q输入处于有效电位的输入信号。当第一时钟信号的电位为有效电位，且输入信号的电位为无效电位时，该输入模块10用于向上拉节点q输入处于无效电位的输入信号。
该输出模块20分别与第二时钟信号端clk2、上拉节点q和输出端out连接，该输出模块20用于在上拉节点q的控制下，向输出端out输入来自第二时钟信号端clk2的第二时钟信号。
例如：当上拉节点q的电位为有效电位，且第二时钟信号的电位为有效电位时，该输出模块20用于向输出端out输入处于有效电位的第二时钟信号。当上拉节点q的电位为有效电位，且第二时钟信号的电位为无效电位时，该输出模块20用于向输出端out输入处于无效电位的第二时钟信号。
该下拉控制模块30分别与第一时钟信号端clk1、上拉节点q、电源端vgl和下拉节点p连接，该下拉控制模块30用于在第一时钟信号的控制下，向下拉节点p输入第一时钟信号，以及，在上拉节点q的控制下，向下拉节点p输入来自电源端vgl的电源信号。并且，当该下拉模块40向下拉节点p输入第一时钟信号，且该下拉模块40向下拉节点p输入电源信号时，该下拉节点p保持为无效电位。其中，电源信号的电位为无效电位。
该下拉模块40分别与电源端vgl、下拉节点p和输出端out连接，该下拉模块40用于在下拉节点p的控制下，向输出端out输入电源信号。
综上所述，本发明实施例提供的移位寄存器单元，该移位寄存器单元中包括输入模块、输出模块、下拉控制模块和下拉模块，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输入模块能够根据输入信号的电位对上拉节点进行充电和复位，无需额外设置对上拉节点进行复位的电路，相较于相关技术，减少了移位寄存器单元中的元件数和信号线占用的空间，进而有效减少了栅极驱动电路在显示装置中所占用的版图面积，有利于窄边框的实现。
其中，请参考图2，该下拉控制模块30包括：第一控制子模块301和第二控制子模块302。
第一控制子模块301分别与上拉节点q、下拉节点p和电源端vgl连接，第一控制子模块301用于在上拉节点q的控制下，向下拉节点p输入电源信号。
第二控制子模块302分别与第一时钟信号端clk1和下拉节点p连接，第二控制子模块302用于在第一时钟信号的控制下，向下拉节点p输入第一时钟信号。
可选地，请参考图3，第一控制子模块301包括：第三晶体管m3。
第三晶体管m3的栅极与上拉节点q连接，第三晶体管m3的第一极与电源端vgl连接，第三晶体管m3的第二极与下拉节点p连接。
请继续参考图3，第二控制子模块302包括：第四晶体管m4。
第四晶体管m4的栅极和第一极均与第一时钟信号端clk1连接，第四晶体管m4的第二极与下拉节点p连接。
请参考图3，该输入模块10可以包括：第一晶体管m1。第一晶体管m1的栅极与第一时钟信号端clk1连接，第一晶体管m1的第一极与输入信号端in连接，第一晶体管m1的第二极与上拉节点q连接。该输入模块10能够根据输入信号的电位对上拉节点q进行充电和复位，减少了移位寄存器单元中的元件数和信号线占用的空间。
可选地，请继续参考图3，该输出模块20包括：第二晶体管m2。第二晶体管m2的栅极与上拉节点q连接，第二晶体管m2的第一极与第二时钟信号端clk2连接，第二晶体管m2的第二极与输出端out连接。
进一步地，请参考图4，该输出模块20还包括：第一电容器c1。第一电容器c1的一端与上拉节点q连接，第一电容器c1的另一端与输出端out连接。第一电容器c1能够进一步提高上拉节点q的电压，使第二晶体管m2保持开启状态，从而保证该输出模块20的稳定输出。
可选地，请继续参考图4，该下拉控制模块30还包括：第二电容器c2。第二电容器c2的一端与下拉节点p连接，第二电容器c2的另一端与电源端vgl连接。第二电容器c2用于稳定下拉节点p的电压。
请继续参考图3和图4，该下拉模块40包括：第五晶体管m5。
第五晶体管m5的栅极与下拉节点p连接，第五晶体管m5的第一极与电源端vgl连接，第五晶体管m5的第二极与输出端out连接。
综上所述，本发明实施例提供的移位寄存器单元，该移位寄存器单元中包括输入模块、输出模块、下拉控制模块和下拉模块，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输入模块能够根据输入信号的电位对上拉节点进行充电和复位，无需额外设置对上拉节点进行复位的电路，相较于相关技术，减少了移位寄存器单元中的元件数和信号线占用的空间，进而有效减少了栅极驱动电路在显示装置中所占用的版图面积，有利于窄边框的实现。
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该方法可以用于驱动如图1至图4任一所示的移位寄存器单元，该移位寄存器单元包括：该输入模块10、该输出模块20、该下拉控制模块30和该下拉模块40，如图5所示，该方法可以包括：
步骤501、充电阶段中，第一时钟信号端输出的第一时钟信号的电位为有效电位，输入信号端输出的输入信号的电位为有效电位，该输入模块在第一时钟信号的控制下，向上拉节点输入处于有效电位的输入信号。
步骤502、输出阶段中，第二时钟信号端输出的第二时钟信号的电位为有效电位，上拉节点的电位为有效电位，该输出模块在上拉节点的控制下，向输出端输入处于有效电位的第二时钟信号。
步骤503、复位阶段中，第二时钟信号的电位为无效电位，上拉节点的电位为有效电位，该输出模块在上拉节点的控制下，向输出端输入处于无效电位的第二时钟信号。
步骤504、保持阶段中，第一时钟信号的电位为有效电位，输入信号的电位为无效电位，电源端输出的电源信号的电位为无效电位，该输入模块在第一时钟信号的控制下，向上拉节点输入处于无效电位的输入信号。该下拉控制模块在第一时钟信号的控制下，向下拉节点输入处于有效电位的第一时钟信号。该下拉模块在下拉节点的控制下，向输出端输入处于无效电位的电源信号。
进一步地，该下拉控制模块30包括：第一控制子模块301和第二控制子模块302，相应地，方法还包括：
在充电阶段中，第一控制子模块301在处于有效电位的上拉节点q的控制下，向下拉节点p输入处于无效电位的电源信号，以及，第二控制子模块302在处于有效电位的第一时钟信号的控制下，向下拉节点p输入处于有效电位的第一时钟信号，以控制下拉节点p的电位为无效电位。
综上所述，本发明实施例提供的移位寄存器单元的的驱动方法，该驱动方法包括：充电阶段、输出阶段、复位阶段和保持阶段，该移位寄存器单元中包括输入模块、输出模块、下拉控制模块和下拉模块，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输入模块能够根据输入信号的电位对上拉节点进行充电和复位，无需额外设置对上拉节点进行复位的电路，相较于相关技术，减少了移位寄存器单元中的元件数和信号线占用的空间，进而有效减少了栅极驱动电路在显示装置中所占用的版图面积，有利于窄边框的实现。
示例地，图6是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图，以图4所示的移位寄存器单元，以及移位寄存器单元中的各晶体管为n型晶体管，有效电位相对于无效电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。
请参考图6，充电阶段t1中，第一时钟信号端clk1输出的第一时钟信号的电位为有效电位，第二时钟信号端clk2输出的第二时钟信号的电位为无效电位，输入信号端in输出的输入信号的电位为有效电位，电源端vgl输出的电源信号的电位为无效电位，第一晶体管m1在该第一时钟信号的控制下开启，输入信号端in通过该第一晶体管m1向上拉节点q输入处于有效电位的输入信号，为该上拉节点q充电，使上拉节点q的电位保持为有效电位。相应的，第二晶体管m2在该处于有效电位的上拉节点q的控制下微开启，第二时钟信号端clk2通过该第二晶体管m2向输出端out输入处于无效电位的第二时钟信号。
并且，在该处于有效电位的上拉节点q的控制下，第三晶体管m3开启，电源端vgl通过该第三晶体管m3向下拉节点p输入处于无效电位的电源信号，同时，在处于有效电位的第一时钟信号的控制下，第四晶体管m4开启，第一时钟信号端clk1通过该第四晶体管m4向该下拉节点p输入处于有效电位的第一时钟信号，此时，在该电源信号和该第一时钟信号的共同作用下，该下拉节点p的电位保持为无效电位。进一步地，在该处于无效电位的下拉节点p的电位的控制下，第五晶体管m5关断，能够保证输出端out的电压稳定性。
在一种可实现方式中，在电源信号和第一时钟信号的共同作用下，使下拉节点p的电位保持为无效电位的可实现方式可以为：预先设计该第三晶体管m3的沟道宽长比小于该第四晶体管m4的沟道宽长比，例如：该第三晶体管m3的沟道宽长比与该第四晶体管m4的沟道宽长比的比值可以为1:5等。
输出阶段t2中，第二时钟信号端clk2输出的第二时钟信号的电位为有效电位，上拉节点q的电位为有效电位，下拉节点p的电位为无效电位，并且，由于在充电阶段t1中，第二晶体管m2微开启，第二时钟信号端clk2向输出端out输入处于无效电位的第二时钟信号，当第二时钟信号在输出阶段t2跳变至高电平后，由于第一电容器c1的耦合效应，上拉节点q的电位会随着第二晶体管m2的第二级电位的升高而进一步升高，此时，第二晶体管m2完全开启，第二时钟信号端clk2通过该第二晶体管m2向输出端out输入处于有效电位的第二时钟信号，以驱动显示面板中的像素单元。
同时，在该输出阶段t2中，第三晶体管m3在处于有效电位的上拉节点q的控制下开启，电源端vgl通过该第三晶体管m3向下拉节点p输入处于无效电位的电源信号，使该下拉节点p的电位保持为无效电位。
复位阶段t3中，第二时钟信号端clk2输出的第二时钟信号的电位为无效电位，上拉节点q的电位保持为有效电位，第二晶体管m2在该上拉节点q的控制下保持开启，第二时钟信号端clk2通过该第二晶体管m2向输出端out输入处于无效电位的第二时钟信号，以实现对输出端out的复位，使得显示区域中的薄膜晶体管(thinfilmtransistor，tft)均保持为关断状态。
保持阶段t4中，第一时钟信号端clk1输出的第一时钟信号的电位为有效电位，输入信号端in输出的输入信号的电位为无效电位，电源端vgl输出的电源信号的电位为无效电位，第一晶体管m1在该第一时钟信号的控制下开启，输入信号端in通过该第一晶体管m1向上拉节点q输入处于无效电位的输入信号，以实现对上拉节点q的复位。
同时，第四晶体管m4在该第一时钟信号的控制下开启，第一时钟信号端clk1通过该第四晶体管m4向下拉节点p输入处于有效电位的第一时钟信号，对第二电容器c2充电，使下拉节点p的电位保持为有效电位，第五晶体管m5在该处于有效电位的下拉节点p的控制下开启，电源端vgl通过该第五晶体管m5向输出端out输入处于无效电位的电源信号，使该输出端out的电位保持为无效电位，即实现对该输出端out的持续降噪。
需要说明的是，该各个电源端vgl和信号端输出的信号的具体电平值可以根据实际电路需要进行调整，例如，第一电源信号的电平可以为8伏(v)，第二电源信号的电平可以为-8v，本发明实施例对此不做限定。
综上所述，本发明实施例提供的移位寄存器单元的的驱动方法，该驱动方法包括：充电阶段、输出阶段、复位阶段和保持阶段，该移位寄存器单元包括输入模块、输出模块、下拉控制模块和下拉模块，该移位寄存器单元的电路结构较为简单，且通过输入模块根据输入信号的电位对上拉节点进行充电和复位，无需额外设置对上拉节点进行复位的电路，相较于相关技术，减少了移位寄存器单元中的元件数和信号线占用的空间，进而有效减少栅极驱动电路在显示装置中所占用的版图面积，有利于窄边框的实现。
本发明实施例提供了一种栅极驱动电路，该栅极驱动电路可以包括多个级联的移位寄存器单元，且每个移位寄存器单元均为图1至图4任一所示的移位寄存器单元。
可选地，该多个级联的移位寄存器单元中，第j个移位寄存器单元的输出端out与第j+1个移位寄存器单元的输入信号端in连接，j为正整数。
示例地，图7是本发明实施例提供的一种栅极驱动电路的局部结构示意图，该图7所示的结构中包括三个级联的移位寄存单元，该三个级联的移位寄存器单元中，每个移位寄存器单元可以为图1至图4任一所示的移位寄存器单元，如图7所示，栅极驱动电路中可以设置有一个启动信号端、三个时钟信号端、有效电位电源信号端vg1和无效电位电源端vg2，每个移位寄存器单元的电源端vgl均与该无效电位电源端vg2连接，且每个移位寄存器单元的供电端vdd均与有效电位电源信号端vg1，该有效电位电源信号端vg1用于为移位寄存器单元供电，启动信号端输出启动信号stv，三个时钟信号端分别输出时钟信号ck1、ck2和ck3，该ck1、ck2和ck3的占空比相同，且ck1、ck2和ck3依次输出处于有效电位的时钟信号，在三个级联的移位寄存单元中，第一级移位寄存器单元goa1的输入信号端in输入的输入信号为启动信号stv，第一级移位寄存器单元goa1的第一时钟信号端clk1输入的第一时钟信号为时钟信号ck1，第一级移位寄存器单元goa1的第二时钟信号端clk2输入的第二时钟信号为时钟信号ck2；第二级移位寄存器单元goa2的输入信号端in输入的输入信号为第一级移位寄存器单元goa1的的输出信号，第二级移位寄存器单元goa2的第一时钟信号端clk1输入的第一时钟信号为时钟信号ck2，第二级移位寄存器单元goa2的第二时钟信号端clk2输入的第二时钟信号为时钟信号ck3；第三级移位寄存器单元goa3的输入信号端in输入的输入信号为第二级移位寄存器单元goa2的的输出信号，第三级移位寄存器单元goa3的第一时钟信号端clk1输入的第一时钟信号为时钟信号ck3，第三级移位寄存器单元goa3的第二时钟信号端clk2输入的第二时钟信号为时钟信号ck1。本发明实施例提供的栅极驱动电路可以以三个移位寄存器单元为单位，重复以上连接。
综上所述，本发明实施例提供的栅极驱动电路包括多个级联的移位寄存器单元，每个移位寄存器单元中包括输入模块、输出模块、下拉控制模块和下拉模块，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输入模块能够根据输入信号的电位对上拉节点进行充电和复位，无需额外设置对上拉节点进行复位的电路，相较于相关技术，减少了移位寄存器单元中的元件数和信号线占用的空间，进而有效减少了栅极驱动电路在显示装置中所占用的版图面积，有利于窄边框的实现。
本发明实施例提供一种显示装置，该显示装置可以包括本发明实施例提供的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：organiclight-emittingdiode，简称：oled)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例还提供了一种存储介质，该存储介质内存储有计算机程序，计算机程序被处理器执行时实现本发明实施例提供的移位寄存器单元的驱动方法。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。