本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术：
goa(gatedriveronarray，阵列基板行驱动)技术，即在玻璃基板上集成tft(thinfilmtransistor，薄膜场效应晶体管)组成的栅极驱动电路。由于具有降低成本、提升模组工艺产量、利于实现窄边框等优点，得到了广泛的应用。goa技术的设计关键点是，移位寄存电路和该电路的信赖。
现有栅极驱动电路中的输出晶体管连接上拉节点、时钟信号线以及输出端。在输出阶段，输出晶体管在上拉节点的控制下，将时钟信号线的信号输出至输出端。对于a-si工艺的面板来讲，低温下其晶体管的迁移率下降，使得通过该晶体管的电流ion大幅度降低，从而不利于显示器的正常工作。
目前，为了使得显示产品例如车载产品，能在各个温度环境尤其是低温下均适用，通常栅极驱动电路中的输出晶体管的尺寸设计的较大，然而当输出晶体管的尺寸设计的较大时，输出阶段时钟信号线的功耗和耦合到上拉节点的噪声都将增大。此外，栅极驱动电路工作在正常温度下时并不需要大尺寸的输出晶体管。
技术实现要素：
本发明的实施例提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，该移位寄存器单元在正常温度和低温下均可以正常工作，且在正常温度下工作时，能减小耦合噪声和节省功耗。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的第一方面，提供一种移位寄存器单元，包括第一输出子电路和第二输出子电路；所述第一输出子电路连接时钟信号端、控制电压端、上拉节点和输出端；所述第一输出子电路用于在所述控制电压端和所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端；所述第二输出子电路连接所述时钟信号端、所述上拉节点和所述输出端；所述第二输出子电路用于在所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端。
可选的，所述第一输出子电路包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅极连接所述控制电压端，所述第一晶体管的第一极连接所述第二晶体管的栅极和所述第三晶体管的栅极，并形成第一节点；所述第一晶体管的第二极连接所述上拉节点；所述第二晶体管的第一极连接所述时钟信号端，所述第二晶体管的第二极连接所述第三晶体管的第一极，并形成第二节点；所述第三晶体管的第二极连接所述输出端。
可选的，所述第二输出子电路包括第四晶体管和第一电容；所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，所述第一电容的另一端连接所述输出端。
可选的，所述第一输出子电路还包括第五晶体管和第六晶体管；所述第五晶体管的栅极和所述第六晶体管的栅极连接降噪信号端，所述第五晶体管的第一极连接所述第二节点，所述第六晶体管的第一极连接所述第一节点，所述第五晶体管的第二极和所述第六晶体管的第二极连接所述第一电压端。
可选的，所述移位寄存器单元还包括输入子电路、至少一个下拉子电路、复位子电路和至少一个下拉控制子电路；所述输入子电路连接信号输入端和所述上拉节点，所述输入子电路用于在所述信号输入端的信号的控制下，将所述信号输入端的信号输出至所述上拉节点；所述下拉子电路连接第二电压端、所述上拉节点、下拉节点和所述第一电压端；所述下拉子电路用于在所述第二电压端的控制下，将所述第二电压端的电压输出至所述下拉节点；或者，所述下拉子电路用于在所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点；所述复位子电路连接第一复位信号端、所述上拉节点和所述第一电压端，所述复位子电路用于在所述第一复位信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；所述下拉控制子电路连接所述上拉节点、所述下拉节点、所述输出端和所述第一电压端；所述下拉控制子电路用于在所述下拉节点的控制下，使得所述输出端和所述上拉节点的电压维持为所述第一电压端的电压。
可选的，所述复位子电路还连接所述输出端和第二复位信号端，所述复位子电路还用于在所述第二复位信号端的控制下，将所述第一电压端的电压输出至所述输出端。
可选的，所述输入子电路包括第七晶体管，所述第七晶体管的栅极和第一极连接所述信号输入端，所述第七晶体管的第二极连接所述上拉节点；和/或，所述下拉子电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；所述第八晶体管的栅极和第一极连接所述第二电压端，所述第八晶体管的第二极连接所述第九晶体管的栅极和所述第十晶体管的第一极；所述第九晶体管的第一极连接所述第二电压端，所述第九晶体管的第二极连接所述下拉节点和所述第十一晶体管的第一极；所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第二极连接所述第一电压端；所述第十一晶体管的栅极连接所述上拉节点，所述第十一晶体管的第二极连接所述第一电压端；和/或，所述复位子电路包括第十二晶体管，所述第十二晶体管的栅极连接所述第一复位信号端，所述第十二晶体管的第一极连接所述上拉节点，所述第十二晶体管的第二极连接所述第一电压端；和/或，所述下拉控制子电路包括第十三晶体管和第十四晶体管，所述第十三晶体管的栅极连接所述下拉节点，所述第十三晶体管的第一极连接所述上拉节点，所述第十三晶体管的第二极连接所述第一电压端；所述第十四晶体管的栅极连接所述下拉节点，所述第十四晶体管的第一极连接所述输出端，所述第十四晶体管的第二极连接所述第一电压端。
可选的，所述复位子电路还包括第十五晶体管，所述第十五晶体管的栅极连接所述第二复位信号端，所述第十五晶体管的第一极连接所述输出端，所述第十五晶体管的第二极连接所述第一电压端。
本发明实施例的第二方面，提供一种栅极驱动电路，包括多个级联的如第一方面所述的移位寄存器单元。
本发明实施例的第三方面，提供一种显示装置，包括如第二方面所述的栅极驱动电路；所述显示装置还包括检测控制子电路；所述检测控制子电路用于检测所述栅极驱动电路的刷新频率，和/或，所述显示装置的工作温度，并根据检测结果生成控制信号；控制电压端用于接收所述控制信号。
可选的，在所述移位寄存器单元连接降噪信号端的情况下，各级移位寄存器单元的降噪信号端用于接收帧起始信号。
本发明实施例的第四方面，提供一种如第三方面所述的显示装置的驱动方法，包括：在检测控制子电路检测到所述显示装置的工作温度低于预设环境温度，和/或，栅极驱动电路的刷新频率高于预设刷新频率的情况下，所述检测控制子电路输出第一控制信号；第一输出子电路在所述第一控制信号和上拉节点的电压的控制下，将时钟信号端的信号输出至输出端，且第二输出子电路在所述上拉节点的控制下，将所述时钟信号端的信号输出至所述输出端；在所述检测控制子电路检测到所述显示装置的工作温度高于所述预设环境温度，和/或，所述栅极驱动电路的刷新频率低于所述预设刷新频率的情况下，所述检测控制子电路输出第二控制信号；第二输出子电路在所述上拉节点的电压的控制下，将所述时钟信号端的信号输出至所述输出端。
可选的，移位寄存器单元包括第五晶体管和第六晶体管；在所述检测控制子电路输出第二控制信号的情况下，所述驱动方法还包括：在降噪信号端的控制下，通过所述第五晶体管将第二节点的电位下拉至第一电压端，并通过所述第六晶体管将第一节点的电位下拉至第一电压端。
本发明实施例提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，该一种移位寄存器单元包括第一输出子电路和第二输出子电路。第一输出子电路连接时钟信号端、控制电压端、上拉节点和输出端；第一输出子电路用于在控制电压端和上拉节点的电压的控制下，将时钟信号端的信号输出至输出端。第二输出子电路连接时钟信号端、上拉节点和输出端；第二输出子电路用于在上拉节点的电压的控制下，将时钟信号端的信号输出至输出端。
基于此，当本发明实施例提供的移位寄存器单元在大于或者等于预设环境温度的环境下工作时，在上拉节点的电压的控制下，第二输出子电路将时钟信号端的信号输出至输出端。当上述移位寄存器单元在小于或者等于预设环境温度的环境下工作时，在控制电压端和上拉节点的电压的控制下，第一输出子电路将时钟信号端的信号输出至输出端；同时，第二输出子电路将时钟信号端的信号输出至输出端。这样一来，在小于或者等于预设环境温度的环境下，第一输出子电路和第二输出子电路同时工作，可以增大输出晶体管的尺寸，从而增强低温环境下输出端的输出信号对其他级移位寄存器单元的驱动能力；在大于或者等于预设环境温度的环境下，第一输出子电路不工作，仅第二输出子电路工作，从而可以减小该温度下输出晶体管的尺寸，进而减小耦合上拉节点的噪声和节省时钟信号线的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有移位寄存器单元的结构示意图；
图2为图1所示的移位寄存器单元的时序控制图；
图3为由多个图1所示的移位寄存器单元级联形成的栅极驱动电路的结构图；
图4为本发明实施例提供的一种移位寄存器单元的方框图；
图5为本发明实施例提供的另一种移位寄存器单元的方框图；
图6a为图4所示的移位寄存器单元中的第一输出子电路的一种结构示意图；
图6b为图4所示的移位寄存器单元中的第一输出子电路的另一种结构示意图；
图7为一种图5所示的移位寄存器单元的结构示意图；
图8为一种图7所示的移位寄存器单元的时序控制图；
图9为一种由多个图7所示的移位寄存器单元级联形成的栅极驱动电路的结构图；
图10为一种图9所示的栅极驱动电路的第二电压端的时序信号图；
图11为本发明实施例提供的一种显示装置的结构示意图；
图12为一种图11所示的显示装置中的检测控制子电路的结构示意图。
附图标记：
01-显示装置；10-第一输出子电路；20-第二输出子电路；30-输入子电路；40、401、402-下拉子电路；50-复位子电路；60、601、602-下拉控制子电路；70-检测控制子电路；701-检测子电路；702-控制子电路；80-栅极驱动电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为一种现有移位寄存器单元的结构图，图2为图1所示的移位寄存器单元的时序控制图，图3为由多个图1所示的移位寄存器单元级联形成的栅极驱动电路的结构图。图1中的晶体管m3为输出晶体管。
根据背景技术，低温下输出晶体管的迁移率下降，使得通过该晶体管的电流降低，从而延长了时钟信号输出至输出端的时间，这样会降低该行输出信号对下一级移位寄存器单元的驱动能力。为了避免该问题，现有输出晶体管m3的尺寸设计的较大。
本领域技术人员已知，时钟信号线clk的动态功耗可以表示为p＝fck*cck*vck2，即其与频率fck和电容cck成正比。以时钟信号为6clk、显示屏的分辨率为2m*2n为例，则每根时钟信号线clk因输出晶体管m3而连接的电容cck为2n*cgs(m3)/6。clk信号线的时钟信号的周期为6h，则频率fck为1/6h。可以看出，当输出晶体管m3的尺寸设计的较大时，上述电容cck增大，从而使得正常温度下工作时，时钟信号线clk的动态功耗p增大，同时增大了耦合到上拉节点pu的噪声。
为了解决上述问题，本发明实施例提供了一种移位寄存器单元，如图4所示，包括第一输出子电路10和第二输出子电路20。
第一输出子电路10连接时钟信号端clk、控制电压端hvgh、上拉节点pu和输出端out；第一输出子电路10用于在控制电压端hvgh和上拉节点pu的电压的控制下，将时钟信号端clk的信号输出至输出端out。
第二输出子电路20连接时钟信号端clk、上拉节点pu和输出端out；第二输出子电路20用于在上拉节点pu的电压的控制下，将时钟信号端clk的信号输出至输出端out。
基于此，当本发明实施例提供的移位寄存器单元在大于或者等于预设环境温度工作时，在上拉节点pu的电压的控制下，第二输出子电路20将时钟信号端clk的信号输出至输出端out。当上述移位寄存器单元在小于或者等于预设环境温度的环境下工作时，在控制电压端hvgh和上拉节点pu的电压的控制下，第一输出子电路10将时钟信号端clk的信号输出至输出端out；同时，第二输出子电路20将时钟信号端clk的信号输出至输出端out。这样一来，在小于或者等于预设环境温度的环境中，第一输出子电路10和第二输出子电路20同时工作，可以增大输出晶体管的尺寸，从而增强低温环境下输出端out的输出信号对其他级移位寄存器单元的驱动能力；在大于或者等于预设环境温度的环境中，第一输出子电路10不工作，仅第二输出子电路20工作，从而可以减小该环境下输出晶体管的尺寸，进而减小耦合上拉节点pu的噪声和节省时钟信号线的功耗。可选的，如图5所示，本发明实施例提供的移位寄存器单元还包括输入子电路30、至少一个下拉子电路40、复位子电路50和至少一个下拉控制子电路60。
输入子电路30连接信号输入端input和上拉节点pu，输入子电路30用于在信号输入端input的信号的控制下，将信号输入端input的信号输出至上拉节点pu。
下拉子电路40连接第二电压端vdd、上拉节点pu、下拉节点pd和第一电压端vgl；下拉子电路40用于在第二电压端vdd的控制下，将第二电压端vdd的电压输出至下拉节点pd；或者，下拉子电路40用于在上拉节点pu的电压的控制下，将第一电压端vgl的电压输出至下拉节点pd。
复位子电路50连接第一复位信号端reset1、上拉节点pu和第一电压端vgl，复位子电路50用于在第一复位信号端reset1的控制下，将第一电压端vgl的电压输出至上拉节点pu。可选的，复位子电路50还连接第二复位信号端reset2和输出端out，复位子电路50还用于在第二复位信号端reset2的控制下，将第一电压端vgl的电压输出至输出端out。
下拉控制子电路60连接上拉节点pu、下拉节点pd、输出端out和第一电压端vgl；下拉控制子电路60用于在下拉节点pd的控制下，使得输出端out和上拉节点pu的电压维持为第一电压端vgl的电压。
可选的，如图6a所示，第一输出子电路10包括第一晶体管m1、第二晶体管m2和第三晶体管m3。第一晶体管m1的栅极连接控制电压端hvgh，第一晶体管m1的第一极连接第二晶体管m2的栅极和第三晶体管m3的栅极，并形成第一节点a；第一晶体管m1的第二极连接上拉节点pu。第二晶体管m2的第一极连接时钟信号端clk，第二晶体管m2的第二极连接第三晶体管m3的第一极，并形成第二节点b；第三晶体管m3的第二极连接输出端out。
如图7所示，第二输出子电路20包括第四晶体管m4和第一电容c，第四晶体管m4的栅极连接上拉节点pu，第四晶体管m4的第一极连接时钟信号端clk，第四晶体管m4的第二极连接输出端out。第一电容c的一端连接上拉节点pu，另一端连接输出端out。
在此基础上，在第一晶体管m1关闭的情况下，第一节点a和第二节点b处于浮空状态。为了降低第一节点a和第二节点b的噪声，可选的，如图6b所示，第一输出子电路10还包括第五晶体管m5和第六晶体管m6。第五晶体管m5的栅极和第六晶体管m6的栅极连接降噪信号端v1，第五晶体管m5的第一极连接第二节点b，第六晶体管m6的第一极连接第一节点a，第五晶体管m5的第二极和第六晶体管m6的第二极连接第一电压端vgl。在此情况下，在降噪信号端v1的控制下，可以将第一节点a和第二节点b的电压下拉至第一电压端vgl，从而可以降低第一节点a和第二节点b的噪声。
可选的，如图7所示，输入子电路30包括第七晶体管m7，第七晶体管m7的栅极和第一极连接信号输入端input，第七晶体管m7的第二极连接上拉节点pu。
和/或，下拉子电路40包括第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11。第八晶体管m8的栅极和第一极连接第二电压端vdd1，第八晶体管m8的第二极连接第九晶体管m9的栅极和第十晶体管m10的第一极，并形成节点pdcn1。第九晶体管m9的第一极连接第二电压端vdd1，第九晶体管m9的第二极连接下拉节点pd1和第十一晶体管m11的第一极；第十晶体管m10的栅极连接上拉节点pu，第十晶体管m10的第二极连接第一电压端vgl；第十一晶体管m11的栅极连接上拉节点pu，第十一晶体管m11的第二极连接第一电压端vgl。
和/或，复位子电路50包括第十二晶体管m12，第十二晶体管m12的栅极连接复位信号端reset1，第十二晶体管m12的第一极连接上拉节点pu，第十二晶体管m12的第二极连接第一电压端vgl。可选的，复位子电路50还包括第十五晶体管m15，第十五晶体管m15的栅极连接第二复位信号端reset2，第十五晶体管m15的第一极连接输出端out，第十五晶体管m15的第二极连接第一电压端vgl。
和/或，下拉控制子电路60包括第十三晶体管m13和第十四晶体管m14。第十三晶体管m13的栅极连接下拉节点pd1，第十三晶体管m13的第一极连接上拉节点pu，第十三晶体管m13的第二极连接第一电压端vgl；第十四晶体管m14的栅极连接下拉节点pd1，第十四晶体管m14的第一极连接输出端out，第十四晶体管m14的第二极连接第一电压端vgl。
需要说明的是，上述晶体管可以均为n型晶体管或者均为p型晶体管，本发明实施例对此不限定。本发明实施例以各晶体管均为n型晶体管为例进行说明。
以下结合图8所示的时序控制图对图7所示的移位寄存器单元工作在小于或者等于预设环境温度或者刷新频率高于预设刷新频率的环境中的工作过程进行说明。上述环境下，控制电压端hvgh接收高电平信号，在控制电压端hvgh的高电平的控制下，第一晶体管m1打开，上拉节点pu的电压输出至第一节点a。
输入阶段p1、input＝1，clk＝0，pu＝1，pd1＝0，out＝0，reset1＝0，reset2＝0，hvgh＝1。
在信号输入端input的高电平的控制下，第七晶体管m7打开，信号输入端input的高电平通过第七晶体管m7输出至上拉节点pu。在第一节点a的控制下，第二晶体管m2和第三晶体管m3打开；在上拉节点pu的高电平的控制下，第四晶体管m4、第十晶体管m10和第十一晶体管m11打开；由于时钟信号端clk的电平为低电平，此时输出端out不输出栅极扫描信号。
此外，在上拉节点pu的高电平的控制下，第一电压端vgl的电压通过第十一晶体管m11输出至下拉节点pd1。在下拉节点pd1的控制下，第十三晶体管m13和第十四晶体管m14关闭。同时，在移位寄存器单元包括第五晶体管m5和第六晶体管m6的情况下，在降噪信号端v1的控制下，第五晶体管m5和第六晶体管m6关闭。
输出阶段p2、input＝0，clk＝1，pu＝1，pd1＝0，out＝1，reset1＝0，reset2＝0，hvgh＝1。
在信号输入端input的低电平的控制下，第七晶体管m7关闭。由于第一电容c的自举作用，上拉节点pu维持高电平。在上拉节点pu的控制下，时钟信号端clk的高电平通过第四晶体管m4输出至输出端out，此时上拉节点pu的电压被自举为大于晶体管的开启电压的电压。
在此情况下，为了防止上拉节点pu的电压大于第一晶体管m1的栅极的电压，使得第一晶体管m1关闭，可选的，控制电压端hvgh的电压大于晶体管的开启电压。考虑到理想状态下上拉节点pu的电压被自举为2倍的开启电压，优选的，控制电压端hvgh的电压大于2倍的开启电压。在此情况下，上拉节点pu的高电平通过第一晶体管m1输出至第一节点a，此时第二晶体管m2和第三晶体管m3打开，时钟信号端clk的高电平通过第二晶体管m2和第三晶体管m3输出至输出端out。
综上所述，在该阶段中，输出晶体管包括第二晶体管m2、第三晶体管m3和第四晶体管m4，相当于增大了输出晶体管的尺寸，从而可以增强输出端out输出信号的驱动能力。
复位阶段p3、input＝0，clk＝0，pu＝0，pd1＝1，out＝0，reset1＝1，reset2＝1，hvgh＝1。
在第一复位信号端reset1的控制下，第十二晶体管m12打开，上拉节点pu的电位被下拉至第一电压端vgl。在第二复位信号端reset2的控制下，第十五晶体管m15打开，输出端out的电压被下拉至第一电压端vgl，实现了对上拉节点pu和输出端out的复位。
在此基础上，在下一帧图像信号开始之前，在第二电压端vdd1的控制下，第八晶体管m8始终打开，第二电压端vdd1的高电平输出至节点pdcn1；在节点pdcn1的控制下，第十三晶体管m13和第十四晶体管m14打开，从而上拉节点pu和输出端out的电压维持为第一电压端vgl的电压。
考虑到一帧图像显示过程中，上述下拉子电路40和下拉控制子电路60的工作时间较长，可选的，移位寄存器单元可以包括多个下拉子电路40和多个下拉控制子电路60。其中，连接相同下拉节点的下拉子电路40和下拉控制子电路60分为一组，不同组的下拉子电路40和下拉控制子电路60交替工作，从而提高移位寄存器单元的寿命。但当下拉子电路40和下拉控制子电路60形成的组数过多时，会增加移位寄存器单元的布图面积，不利于显示装置的窄边框发展。为了避免该问题，可选的，如图7所示，移位寄存器单元可以包括下拉子电路401、402和下拉控制子电路601、602。图7中，第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11构成下拉子电路401；第十三晶体管m13和第十四晶体管m14构成下拉控制子电路601，二者均连接下拉节点pd1。第十六晶体管m16、第十七晶体管m17、第十八晶体管m18和第十九晶体管m19构成下拉子电路402；第二十晶体管m20和第二十一晶体管m21构成下拉控制子电路602，二者均连接下拉节点pd2。需要说明的是，下拉子电路401中的第二电压端vdd1和下拉子电路402中的第二电压端vdd2接收的信号不相同，以使得下拉子电路401和402可以交替工作。
在此基础上，可选的，本发明实施例提供的移位寄存器单元还包括第二十二晶体管m22和第二十三晶体管m23。这样一来，在下一帧图像开始前，可以通过控制电压端v2的电压，使得在电压端v2的控制下，上拉节点pu和输出端out的电压被下拉至第一电压端vgl，以加强对上拉节点pu和输出端out的去噪效果。进一步可选的，电压端v2可以接收帧起始信号，从而可以避免引入新的控制信号，使得移位寄存器单元的控制信号简单。
在此基础上，当移位寄存器单元工作在大于等于预设环境温度，或者刷新频率小于等于预设刷新频率的环境中时，控制电压端hvgh接收低电平信号，在控制电压端hvgh的低电平的控制下，第一晶体管m1关闭，第一节点a和第二节点b的电位浮空。在移位寄存器单元包括第五晶体管m5和第六晶体管m6的情况下，上述各个阶段中，在降噪信号端v1的控制下，第五晶体管m5和第六晶体管m6打开，第一节点a和第二节点b的电压下拉至第一电压端vgl，从而可以降低第一节点a和第二节点b的噪声。
本发明实施例还提供一种栅极驱动电路，如图9所示，该栅极驱动电路包括多个级联的如上所述的任一种移位寄存器单元，所述移位寄存器单元具有如前述实施例提供的移位寄存器单元相同的结构和有益效果。
示例的，栅极驱动电路包括如图7所示的移位寄存器单元，该栅极驱动电路的时钟信号为6clk。在此情况下，前3级移位寄存器单元的信号输入端input连接起始信号端stv，除了前三级移位寄存器单元以外，第n级移位寄存器单元的信号输入端input连接第n-3级移位寄存器单元的输出端out。第n级移位寄存器单元的第一复位信号端reset1连接第n+1级移位寄存器单元的第二复位信号端reset2，以及第n+4级移位寄存器单元的输出端out。第n级移位寄存器单元的第二复位信号端reset2连接第n+3级移位寄存器单元的输出端out。
可选的，如图7所示，各级移位寄存器单元包括下拉子电路401、402，此时通过控制第二电压端vdd1和vdd2的电压信号，来使得下拉子电路401和下拉子电路402交替工作，从而可以延长各级移位寄存器单元的寿命。示例的，如图10所示，第二电压端vdd1和第二电压端vdd2的信号互为相反电平，有效电平的时间为2s。
本发明实施例还提供一种显示装置01，如图11所示，包括如上所述的栅极驱动电路80和检测控制子电路70；检测控制子电路70用于检测该栅极驱动电路80的刷新频率，和/或，该显示装置01的工作温度，并根据检测结果生成控制信号；其中，控制电压端hvgh用于接收控制信号。
需要说明的是，示例的，如图12所示，上述检测控制子电路70可以包括检测子电路701和控制子电路702，检测子电路701用于检测栅极驱动电路80的刷新频率，和/或，该显示装置的工作温度；控制子电路702根据检测子电路701的检测结果生成控制信号。又示例的，检测控制子电路70可以为一个中央处理器(英文全称：centralprocessingunit，英文简称：cpu)，也可以是特定集成电路(英文全称：applicationspecificintegratedcircuit，英文简称：asic)，只要能实现上述检测功能，并根据上述检测结果生成控制信号即可，本发明实施例对此不做限定。
本发明实施例还提供一种如上所述的显示装置的驱动方法，包括：
在检测控制子电路70检测到显示装置的工作温度低于预设环境温度，和/或，栅极驱动电路的刷新频率高于预设刷新频率的情况下，检测控制子电路70输出第一控制信号；第一输出子电路10在第一控制信号和上拉节点pu的电压的控制下，将时钟信号端clk的信号输出至输出端out，且第二输出子电路20在上拉节点pu的控制下，将时钟信号端clk的信号输出至输出端out。
在检测控制子电路70检测到显示装置的工作温度高于预设环境温度，和/或，栅极驱动电路的刷新频率低于预设刷新频率的情况下，检测控制子电路70输出第二控制信号；第二输出子电路20在上拉节点pu的电压的控制下，将时钟信号端clk的信号输出至输出端out。
这样一来，在低于预设环境温度或者刷新频率高于预设刷新频率的情况下，第一输出子电路10和第二输出子电路20同时工作，可以增大输出晶体管的尺寸，从而增强上述情况下输出端out的输出信号对其他级移位寄存器单元的驱动能力；在高于预设环境温度或者刷新频率低于预设刷新频率的情况下，第一输出子电路10不工作，仅第二输出子电路20工作，从而可以减小上述环境下输出晶体管的尺寸，进而减小耦合上拉节点pu的噪声和节省时钟信号线的功耗。
需要说明的是，本发明实施例中，“高于”的含义是大于或者等于，“低于”的含义是小于或者等于。显示装置的工作温度是指：显示装置的工作环境温度。本发明不限定上述预设环境温度以及预设刷新频率的具体范围。预设环境温度可以为显示装置中的晶体管的迁移率不发生变化的最小温度；预设刷新频率范围可以为显示装置中的栅极驱动电路可以实现正常显示的最高刷新频率。当栅极驱动电路的刷新频率高于预设刷新频率，本领域技术人员可以理解，此时每行像素的充电时间会减小，不利于显示装置的正常显示。本发明实施例中，栅极驱动电路工作在高频情况下工作时，第一输出子电路10和第二输出子电路20同时工作，增大了输出晶体管的尺寸，从而减小了时钟信号输出至输出端out的延时时间，进而可以提高各行像素的充电时间，避免了高频条件下由于像素充电时间不足导致显示不良的问题。
在此基础上，由于第一输出子电路10仅在显示装置的工作温度低于预设环境温度，或者栅极驱动电路的刷新频率高于预设刷新频率的情况下工作；因此可以根据预设环境温度以及预设刷新频率的具体范围，设计构成第二输出子电路20的晶体管的尺寸，以实现低温或高频情况下增强输出端out的输出信号对其他级移位寄存器单元的驱动能力的效果。
可选的，在移位寄存器单元连接降噪信号端v1，即包括第五晶体管m5和第六晶体管m6的情况下，各级移位寄存器单元的降噪信号端v1用于接收帧起始信号。
在此情况下，所述驱动方法还包括：在降噪信号端v1的控制下，将第一电压端vgl的电压通过第五晶体管m5输出至第二节点b，以及通过第六晶体管m6输出至第一节点a。
本领域技术人员可以理解，帧起始信号在一图像帧前和一图像帧后各有一个高电平，此时第五晶体管m5和第六晶体管m6打开，第一节点a和第二节点b的电压为上述第一电压端vgl的电压，从而可以将上述第一节点a和第二节点b的噪声信号降低至第一电压端vgl的低电平。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。