移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术

在显示面板显示过程中，栅极驱动电路用于产生栅极驱动信号，逐行扫描各行像素。goa(gateonarray，设置于阵列基板上的栅极驱动电路)是一种将栅极驱动电路集成于阵列基板上的技术，每个goa单元作为一个移位寄存器单元将扫描信号依次传递给下一goa单元，逐行开启tft(薄膜晶体管)，完成像素单元的数据信号输入。目前的goa电路有其自身的不足：晶体管长期持续工作或高温信赖性评价时会造成的晶体管的特性漂移，晶体管不能在可控的范围内工作，会导致显示面板不能正常显示。

现有的goa单元在正常工作时，上拉节点的电位由于电容的自举作用会达到50v-60v，而晶体管在其栅极接入高电压时特性容易产生漂移，在栅极接入高电压一段时间后，栅极与上拉节点连接的晶体管不能在可控的范围内工作，会导致显示面板不能正常显示。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中晶体管长期持续工作或高温信赖性评价时会造成的晶体管的特性漂移，晶体管不能在可控的范围内工作，会导致显示面板不能正常显示的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括n个控制电压端、n个输出电路和n个上拉节点控制电路，其中，

第n上拉节点控制电路分别与第n控制电压端、第n上拉节点和输入端连接，用于在第n显示时间段，在所述第n控制电压端和所述输入端的控制下，控制所述第n上拉节点与所述输入端之间连通；

第n输出电路分别与第n上拉节点、栅极驱动信号输出端和输出信号端连接，用于在所述第n上拉节点的控制下，控制所述栅极驱动信号输出端与所述输出信号端之间连通；

n为大于1的整数，n为小于或等于n的正整数。

实施时，所述第n上拉节点控制电路包括第2n-1控制晶体管和第2n控制晶体管，其中，

所述第2n-1控制晶体管的控制极与所述第n控制电压端连接，所述第2n-1控制晶体管的第一极与所述输入端连接；

所述第2n控制晶体管的控制极和所述第2n控制晶体管的第一极都与所述第2n-1控制晶体管的第二极连接，所述第2n控制晶体管的第二极与所述第n上拉节点连接。

实施时，所述第n输出电路包括第n输出晶体管和第n存储电容，其中，

所述第n输出晶体管的控制极与所述第n上拉节点连接，所述第n输出晶体管的第一极与所述输出信号端连接，所述第n输出晶体管的第二极与所述栅极驱动信号输出端连接；

所述第n存储电容的第一端与所述第n上拉节点连接，所述第n存储电容的第二端与所述栅极驱动信号输出端连接。

实施时，本发明所述的移位寄存器单元还包括上拉节点复位电路、下拉节点控制电路和输出复位电路；

所述上拉节点复位电路分别与复位端、下拉节点和n个上拉节点连接，用于在所述复位端和/或所述下拉节点的控制下，控制对所述n个上拉节点的电位进行复位；

所述下拉节点控制电路分别与下拉控制时钟信号端、下拉节点和所述n个上拉节点连接，用于在所述n个上拉节点和所述下拉控制时钟信号端的控制下，控制所述下拉节点的电位；

所述输出复位电路分别与所述下拉节点、所述复位端、所述栅极驱动信号输出端和复位电压端连接，用于在所述下拉节点和所述复位端的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间连通。

实施时，所述上拉节点复位电路包括n个上拉节点复位子电路；

第n上拉节点复位子电路包括第2n-1上拉复位晶体管和第2n上拉复位晶体管，其中，

所述第2n-1上拉复位晶体管的控制极与所述复位端连接，所述第2n-1上拉复位晶体管的第一极与所述第n上拉节点连接，所述第2n-1上拉复位晶体管的第二极与第一电压端连接；

所述第2n上拉复位晶体管的控制极与所述下拉节点连接，所述第2n上拉复位晶体管的第一极与所述第n上拉节点连接，所述第2n上拉复位晶体管的第二极与第一电压端连接。

实施时，所述下拉节点控制电路包括下拉控制子电路和n个下拉节点控制子电路；

所述下拉控制子电路包括第一下拉控制晶体管和第二下拉控制晶体管，第n下拉节点控制子电路包括第2n-1下拉节点控制晶体管和第2n下拉节点控制晶体管；

所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述下拉控制时钟信号端连接，所述第一下拉控制晶体管的第二极与下拉控制节点连接；

所述第二下拉控制晶体管的控制极与所述下拉控制节点连接，所述第二下拉控制晶体管的第一极与所述下拉控制时钟信号端连接；

所述第2n-1下拉节点控制晶体管的控制极与第n上拉节点连接，所述第2n-1下拉节点控制晶体管的第一极与所述下拉控制节点连接，所述第2n-1下拉节点控制晶体管的第二极与第一电压端连接；

所述第2n下拉节点控制晶体管的控制极与所述第n上拉节点连接，所述第2n下拉节点控制晶体管的第一极与所述第二下拉控制晶体管的第二极连接，所述第2n下拉节点控制晶体管的第二极与第一电压端连接。

实施时，所述输出复位电路包括第一输出复位晶体管和第二输出复位晶体管，其中，

所述第一输出复位晶体管的控制极与所述下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接；

所述第二输出复位晶体管的控制极与所述复位端连接，所述第二输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，显示周期包括多个显示阶段，所述显示阶段包括依次设置的n个显示时间段；所述移位寄存器单元的驱动方法包括：

在所述第n显示时间段，第n控制电压端输出有效电压，除了所述第n控制电压端之外的其他控制电压端输出无效电压，以在输入端输入有效电压时，控制第n上拉节点与所述输入端之间连通；

n为大于1的整数，n为小于或等于n的正整数。

本发明还提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用至少两个上拉节点，在相应的显示时间段，相应的上拉节点控制电路工作，以在该显示时间段包括的输入阶段和输出阶段控制相应的上拉节点的电位为有效电压，从而控制栅极与该上拉节点连接的晶体管导通，并同时控制其他的上拉节点的电位都为无效电压，以实现至少两个上拉节点交替输出有效电压，相应的输出电路交替工作，确保了对上拉节点充分放电，并减少移位寄存器单元包括的栅极与上拉节点连接的晶体管长期持续工作或高温信赖性评价造成的特性漂移，增加晶体管的寿命和稳定性。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明所述的移位寄存器单元的一具体实施例的电路图；

图5是本发明所述的移位寄存器单元的该具体实施例在第一显示时间段的工作时序图；

图6是本发明所述的移位寄存器单元的该具体实施例在第二显示时间段的工作时序图；

图7是本发明所述的移位寄存器单元的该具体实施例的工作时序图；

图8是本发明实施例所述的栅极驱动电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的移位寄存器单元包括n个控制电压端、n个输出电路和n个上拉节点控制电路，其中，

第n上拉节点控制电路分别与第n控制电压端、第n上拉节点和输入端连接，用于在第n显示时间段，在所述第n控制电压端和所述输入端的控制下，控制所述第n上拉节点与所述输入端之间连通；

第n输出电路分别与第n上拉节点、栅极驱动信号输出端和输出信号端连接，用于在所述第n上拉节点的控制下，控制所述栅极驱动信号输出端与所述输出信号端之间连通；

n为大于1的整数，n为小于或等于n的正整数。

在实际操作时，所述输出信号端可以为输出时钟信号端，但不以此为限，在具体实施时，所述输出信号端也可以为直流电压端。

本发明实施例所述的移位寄存器单元采用至少两个上拉节点，在相应的显示时间段，相应的上拉节点控制电路工作，以在该显示时间段包括的输入阶段和输出阶段控制相应的上拉节点的电位为有效电压，从而控制栅极与该上拉节点连接的晶体管导通，并同时控制其他的上拉节点的电位都为无效电压，以实现至少个上拉节点交替输出有效电压，相应的输出电路交替工作，确保了对上拉节点充分放电，并减少移位寄存器单元包括的栅极与上拉节点连接的晶体管长期持续工作或高温信赖性评价而造成的特性漂移，增加晶体管的寿命和稳定性。

在具体实施时，所述有效电压为能够使得栅极接入其的晶体管打开的电压，所述无效电压为能够使得栅极接入其的晶体管关闭的电压。例如，当该晶体管为n型晶体管时，有效电压为高电压，无效电压为低电压；当该晶体管为p型晶体管时，有效电压为低电压，无效电压为高电压。

在本发明实施例中，以n等于2为例说明，在实际操作时，n也可以为其他大于1的整数。

具体的，本发明实施例所述的移位寄存器单元还可以包括上拉节点复位电路、下拉节点控制电路和输出复位电路；

所述上拉节点复位电路分别与复位端、下拉节点和n个上拉节点连接，用于在所述复位端和/或所述下拉节点的控制下，控制对所述n个上拉节点的电位进行复位；

所述下拉节点控制电路分别与下拉控制时钟信号端、下拉节点和所述n个上拉节点连接，用于在所述n个上拉节点和所述下拉控制时钟信号端的控制下，控制所述下拉节点的电位；

所述输出复位电路分别与所述下拉节点、所述复位端、所述栅极驱动信号输出端和复位电压端连接，用于在所述下拉节点和所述复位端的控制下，控制所述栅极驱动信号输出端与所述复位电压端之间连通。

在实际操作时，所述复位电压端可以为低电压端或地端，但不以此为限。

在具体实施时，所述上拉节点复位电路在复位阶段以及输出截止保持阶段对n个上拉节点的电位进行复位，所述下拉节点控制电路在第n显示时间段，在第n上拉节点和所述下拉控制时钟信号端的控制下，控制所述下拉节点的电位，所述输出复位电路对栅极驱动信号端输出的栅极驱动信号进行复位。

如图1所示，本发明实施例所述的移位寄存器单元包括第一控制电压端、第二控制电压端、第一上拉节点控制电路101、第二上拉节点控制电路102、第一输出电路111、第二输出电路112、上拉节点复位电路12、下拉节点控制电路13和输出复位电路14；

所述第一控制电压端用于输入第一控制电压vddo，所述第二控制电压端用于输入第二控制电压vdde；

所述第一上拉节点控制电路101分别与所述第一控制电压端、第一上拉节点pu1和输入端input连接，用于在第一显示时间段，在所述第一控制电压端和所述输入端input的控制下，控制所述第一上拉节点pu1与所述输入端input之间连通；

所述第二上拉节点控制电路102分别与所述第二控制电压端、第二上拉节点pu2和输入端input连接，用于在第二显示时间段，在所述第二控制电压端和所述输入端input的控制下，控制所述第二上拉节点pu2与所述输入端input之间连通；

所述第一输出电路111分别与所述第一上拉节点pu1、栅极驱动信号输出端output和输出时钟信号端连接，用于在所述第一上拉节点pu1的控制下，控制所述栅极驱动信号输出端output接入输出时钟信号clka；

所述第二输出电路112分别与所述第二上拉节点pu2、栅极驱动信号输出端output和输出时钟信号端连接，用于在所述第二上拉节点pu2的控制下，控制所述栅极驱动信号输出端output接入输出时钟信号clka；所述输出时钟信号clka由所述输出时钟信号端提供；

所述上拉节点复位电路12分别与复位端reset、下拉节点pd、第一上拉节点pu1、第二上拉节点pu2和低电压端连接，用于在所述复位端reset和/或所述下拉节点pd的控制下，控制所述第一上拉节点pu1与所述低电压端之间连通，并控制所述第二上拉节点pu2与所述低电压端之间连通，以对所述第一上拉节点pu1的电位和所述第二上拉节点pu2的电位进行复位；所述低电压端用于输入低电压vss；

所述下拉节点控制电路13分别与下拉控制时钟信号端、下拉节点pd、所述第一上拉节点pu1、所述第二上拉节点pu2和所述低电压端连接，用于在所述第一上拉节点pu1、所述第二上拉节点pu2和所述下拉控制时钟信号端的控制下，控制所述下拉节点pd的电位；所述下拉控制时钟信号端用于提供下拉控制时钟信号clkb；

所述输出复位电路14分别与所述下拉节点pd、所述复位端reset、所述栅极驱动信号输出端output和所述低电压端连接，用于在所述下拉节点pd和所述复位端reset的控制下，控制所述栅极驱动信号输出端output与所述低电压端之间连通。

在图1所示的实施例中，以所述输出信号端为输出时钟信号端为例说明。

本发明如图1所示的移位寄存器单元的实施例在工作时，vddo、vdde交替为有效电压，通过极性相反的vddo和vdde(极性反转周期可以为2s(秒)-3s)分别控制相应的上拉节点控制电路，保证第一上拉节点控制电路101和第二上拉节点控制电路122交替工作，从而使得所述第一输出电路111和所述第二输出电路112交替工作，可以实现两个上拉节点交替输出有效电压，在pu1或pu2不输出有效电压时，也能够对其进行多次放电，保证对上拉节点充分放电，并由于第一输出电路111和第二输出电路112交替工作，能够减少栅极接入上拉节点的晶体管工作的时间，能够改善该晶体管特性漂移的情况，增强该晶体管的寿命及稳定性。

具体的，所述第n上拉节点控制电路可以包括第2n-1控制晶体管和第2n控制晶体管，其中，

所述第2n-1控制晶体管的控制极与所述第n控制电压端连接，所述第2n-1控制晶体管的第一极与所述输入端连接；

所述第2n控制晶体管的控制极和所述第2n控制晶体管的第一极都与所述第2n-1控制晶体管的第二极连接，所述第2n控制晶体管的第二极与所述第n上拉节点连接。

在具体实施时，所述第n输出电路可以包括第n输出晶体管和第n存储电容，其中，

所述第n输出晶体管的控制极与所述第n上拉节点连接，所述第n输出晶体管的第一极与所述输出信号端连接，所述第n输出晶体管的第二极与所述栅极驱动信号输出端连接；

所述第n存储电容的第一端与所述第n上拉节点连接，所述第n存储电容的第二端与所述栅极驱动信号输出端连接。

如图2所示，在图1所示的移位寄存器单元的实施例的基础上，

所述第一上拉节点控制电路101包括第一控制晶体管m15和第二控制晶体管m1；

所述第一控制晶体管m15的栅极与所述第一控制电压端连接，所述第一控制晶体管m15的漏极与所述输入端input连接；

所述第二控制晶体管m1的栅极和所述第二控制晶体管m1的漏极都与所述第一控制晶体管m15的源极连接，所述第二控制晶体管m1的源极与所述第一上拉节点pu1连接；

所述第一控制电压端用于输入第一控制电压vddo；

所述第二上拉节点控制电路102包括第三控制晶体管m16和第四控制晶体管m14；

所述第三控制晶体管m16的栅极与所述第二控制电压端连接，所述第三控制晶体管m16的漏极与所述输入端input连接；

所述第四控制晶体管m14的栅极和所述第四控制晶体管m14的漏极都与所述第三控制晶体管m16的源极连接，所述第四控制晶体管m14的源极与所述第二上拉节点pu2连接；

所述第二控制电压端用于输入第二控制电压vddo；

所述第一输出电路111包括第一输出晶体管m3和第一存储电容c1；所述第二输出电路112包括第二输出晶体管m3’和第二存储电容c2，其中，

所述第一输出晶体管m3的栅极与所述第一上拉节点pu1连接，所述第一输出晶体管m3的漏极接入输出时钟信号clka，所述第一输出晶体管m3的源极与所述栅极驱动信号输出端output连接；

所述第一存储电容c1的第一端与所述第一上拉节点pu1连接，所述第一存储电容c1的第二端与所述栅极驱动信号输出端output连接；

所述第二输出晶体管m3’的栅极与所述第二上拉节点pu2连接，所述第二输出晶体管m3’的漏极接入输出时钟信号clka，所述第二输出晶体管m3’的源极与所述栅极驱动信号输出端output连接；

所述第二存储电容c2的第一端与所述第二上拉节点pu2连接，所述第二存储电容c2的第二端与所述栅极驱动信号输出端output连接。

在图2所示的实施例中，所有的晶体管都为n型tft(薄膜晶体管)，但不以此为限。

本发明如图2所示的移位寄存器单元的具体实施例在工作时，显示周期包括多个显示阶段，所述显示阶段包括依次设置的第一显示时间段和第二显示时间段，每个显示时间段持续的时间可以为2s-3s，但不以此为限，可以根据实际情况设置所述显示时间段持续的时间。

本发明如图2所示的移位寄存器单元的具体实施例在工作时，

在第一显示时间段，vddo为高电压，vdde为低电压，m15打开，m16关闭，m1的栅极与input之间连通，m14的栅极浮空，在第一显示时间段中的输入阶段，在input输入高电平时，m1打开，从而使得pu1的电位变为高电平，pu2的电位维持为低电平；在第一显示时间段中的输出阶段，由于c1的自举作用，pu1的电位进一步升高；在第一显示时间段中的输入阶段和第一显示时间段中的输出阶段，第一输出电路111工作，第二输出电路112不工作；在第一显示时间段中的复位阶段和第一显示时间段中的输出截止保持阶段，对pu1的电位和pu2的电位进行复位，以使得pu1的电位和pu2的电位都为低电平；

在第二显示时间段，vddo为低电压，vdde为高电压，m15关闭，m16打开，m14的栅极与input之间连通，m1的栅极浮空，在第二显示时间段中的输入阶段，在input输入高电平时，m14打开，从而使得pu2的电位变为高电平，pu1的电位维持为低电平；在第二显示时间段中的输出阶段，由于c1的自举作用，pu1的电位进一步升高；在第二显示时间段中的输入阶段和第二显示时间段中的输出阶段，第二输出电路112工作，第一输出电路111不工作；在第二显示时间段中的复位阶段和第二显示时间段中的输出截止保持阶段，对pu1的电位和pu2的电位进行复位，以使得pu1的电位和pu2的电位都为低电平。

在具体实施时，所述上拉节点复位电路可以包括n个上拉节点复位子电路，通过第n上拉节点复位子电路对第n上拉节点进行复位；

第n上拉节点复位子电路包括第2n-1上拉复位晶体管和第2n上拉复位晶体管，其中，

所述第2n-1上拉复位晶体管的控制极与所述复位端连接，所述第2n-1上拉复位晶体管的第一极与所述第n上拉节点连接，所述第2n-1上拉复位晶体管的第二极与第一电压端连接；

所述第2n上拉复位晶体管的控制极与所述下拉节点连接，所述第2n上拉复位晶体管的第一极与所述第n上拉节点连接，所述第2n上拉复位晶体管的第二极与第一电压端连接。

在实际操作时，所述第一电压端可以为低电压端或地端，但不以此为限。

具体的，所述下拉节点控制电路可以包括下拉控制子电路和n个下拉节点控制子电路；

所述下拉控制子电路包括第一下拉控制晶体管和第二下拉控制晶体管，第n下拉节点控制子电路包括第2n-1下拉节点控制晶体管和第2n下拉节点控制晶体管；

所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述下拉控制时钟信号端连接，所述第一下拉控制晶体管的第二极与下拉控制节点连接；

所述第二下拉控制晶体管的控制极与所述下拉控制节点连接，所述第二下拉控制晶体管的第一极与所述下拉控制时钟信号端连接；

所述第2n-1下拉节点控制晶体管的控制极与第n上拉节点连接，所述第2n-1下拉节点控制晶体管的第一极与所述下拉控制节点连接，所述第2n-1下拉节点控制晶体管的第二极与第一电压端连接；

所述第2n下拉节点控制晶体管的控制极与所述第n上拉节点连接，所述第2n下拉节点控制晶体管的第一极与所述第二下拉控制晶体管的第二极连接，所述第2n下拉节点控制晶体管的第二极与第一电压端连接。

如图3所示，所述下拉节点控制电路13可以包括下拉节点控制子电路131、第一下拉节点控制子电路132和第二下拉节点控制子电路133，其中，

所述下拉节点控制子电路131包括第一下拉控制晶体管m9和第二下拉控制晶体管m5；第一下拉节点控制子电路131包括第一下拉节点控制晶体管m8和第二下拉节点控制晶体管m6；第二下拉节点控制子电路132包括第三下拉节点控制晶体管m8’和第四下拉节点控制晶体管m6’；

所述第一下拉控制晶体管m9的栅极和所述第一下拉控制晶体管m9的漏极都接入下拉控制时钟信号clkb，所述第一下拉控制晶体管m9的源极与下拉控制节点pdcn连接；

所述第二下拉控制晶体管m6的栅极与所述下拉控制节点pdcn连接，所述第二下拉控制晶体管m6的漏极接入所述下拉控制时钟信号clkb；

所述第一下拉节点控制晶体管m8的栅极与第一上拉节点pu1连接，所述第一下拉节点控制晶体管m8的漏极与所述下拉控制节点pdcn连接，所述第一下拉节点控制晶体管m8的源极接入低电压vss；

所述第二下拉节点控制晶体管m6的栅极与所述第一上拉节点pu1连接，所述第二下拉节点控制晶体管m6的漏极与所述第二下拉控制晶体管m5的源极连接，所述第二下拉节点控制晶体管m6的源极接入低电压vss；

所述第三下拉节点控制晶体管m8’的栅极与第二上拉节点pu2连接，所述第三下拉节点控制晶体管m8’的漏极与所述下拉控制节点pdcn连接，所述第三下拉节点控制晶体管m8’的源极接入低电压vss；

所述第四下拉节点控制晶体管m6’的栅极与所述第二上拉节点pu2连接，所述第四下拉节点控制晶体管m6’的漏极与所述第二下拉控制晶体管m5的源极连接，所述第四下拉节点控制晶体管m6’的源极接入低电压vss。

在图3所示的移位寄存器单元的实施例中，所有的晶体管都为n型tft，但不以此为限。

在图3所示的移位寄存器单元的实施例中，将m8的宽长比设置为大于m9的宽长比，将m8’的宽长比设置为大于m9的宽长比。

本发明如图3所示的移位寄存器单元的实施例在工作时，当pu1的电位为高电平，pu2的电位为低电平，clkb为高电平时，m9、m6和m8打开，m5、m6’和m8’关闭，pdcn的电位和pd的电位被拉低；当pu2的电位为高电平，pu1的电位为低电平，clkb为高电平时，m9、m5、m6和m8关闭，m6’和m8’打开，pdcn的电位和pd的电位被拉低；当pu1的电位和pu2的电位都为低电平，clkb为高电平时，m8、m6、m8’和m6’都关闭，m9和m5打开，以将pdcn的电位和pd的电位拉高。

在具体实施时，所述输出复位电路可以包括第一输出复位晶体管和第二输出复位晶体管，其中，

所述第一输出复位晶体管的控制极与所述下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接；

所述第二输出复位晶体管的控制极与所述复位端连接，所述第二输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图4所示，本发明所述的移位寄存器单元的一具体实施例包括第一控制电压端、第二控制电压端、第一上拉节点控制电路101、第二上拉节点控制电路102、第一输出电路111、第二输出电路112、上拉节点复位电路12、下拉节点控制电路13和输出复位电路14；

所述第一控制电压端用于输入第一控制电压vddo，所述第二控制电压端用于输入第二控制电压vdde；

所述第一上拉节点控制电路101包括第一控制晶体管m15和第二控制晶体管m1；

所述第一控制晶体管m15的栅极与所述第一控制电压端连接，所述第一控制晶体管m15的漏极与所述输入端input连接；

所述第二控制晶体管m1的栅极和所述第二控制晶体管m1的漏极都与所述第一控制晶体管m15的源极连接，所述第二控制晶体管m1的源极与所述第一上拉节点pu1连接；

所述第一控制电压端用于输入第一控制电压vddo；

所述第二上拉节点控制电路102包括第三控制晶体管m16和第四控制晶体管m14；

所述第三控制晶体管m16的栅极与所述第二控制电压端连接，所述第三控制晶体管m16的漏极与所述输入端input连接；

所述第四控制晶体管m14的栅极和所述第四控制晶体管m14的漏极都与所述第三控制晶体管m16的源极连接，所述第四控制晶体管m14的源极与所述第二上拉节点pu2连接；

所述第二控制电压端用于输入第二控制电压vddo；

所述第一输出电路111包括第一输出晶体管m3和第一存储电容c1；所述第二输出电路112包括第二输出晶体管m3’和第二存储电容c2，其中，

所述第一输出晶体管m3的栅极与所述第一上拉节点pu1连接，所述第一输出晶体管m3的漏极接入输出时钟信号clka，所述第一输出晶体管m3的源极与所述栅极驱动信号输出端output连接；

所述第一存储电容c1的第一端与所述第一上拉节点pu1连接，所述第一存储电容c1的第二端与所述栅极驱动信号输出端output连接；

所述第二输出晶体管m3’的栅极与所述第二上拉节点pu2连接，所述第二输出晶体管m3’的漏极接入输出时钟信号clka，所述第二输出晶体管m3’的源极与所述栅极驱动信号输出端output连接；

所述第二存储电容c2的第一端与所述第二上拉节点pu2连接，所述第二存储电容c2的第二端与所述栅极驱动信号输出端output连接；

所述下拉节点控制电路13包括下拉节点控制子电路131、第一下拉节点控制子电路132和第二下拉节点控制子电路133，其中，

所述下拉节点控制子电路131包括第一下拉控制晶体管m9和第二下拉控制晶体管m5；第一下拉节点控制子电路131包括第一下拉节点控制晶体管m8和第二下拉节点控制晶体管m6；第二下拉节点控制子电路132包括第三下拉节点控制晶体管m8’和第四下拉节点控制晶体管m6’；

所述第一下拉控制晶体管m9的栅极和所述第一下拉控制晶体管m9的漏极都接入下拉控制时钟信号clkb，所述第一下拉控制晶体管m9的源极与下拉控制节点pdcn连接；

所述第二下拉控制晶体管m6的栅极与所述下拉控制节点pdcn连接，所述第二下拉控制晶体管m6的漏极接入所述下拉控制时钟信号clkb；

所述第一下拉节点控制晶体管m8的栅极与第一上拉节点pu1连接，所述第一下拉节点控制晶体管m8的漏极与所述下拉控制节点pdcn连接，所述第一下拉节点控制晶体管m8的源极接入低电压vss；

所述第二下拉节点控制晶体管m6的栅极与所述第一上拉节点pu1连接，所述第二下拉节点控制晶体管m6的漏极与所述第二下拉控制晶体管m5的源极连接，所述第二下拉节点控制晶体管m6的源极接入低电压vss；

所述第三下拉节点控制晶体管m8’的栅极与第二上拉节点pu2连接，所述第三下拉节点控制晶体管m8’的漏极与所述下拉控制节点pdcn连接，所述第三下拉节点控制晶体管m8’的源极接入低电压vss；

所述第四下拉节点控制晶体管m6’的栅极与所述第二上拉节点pu2连接，所述第四下拉节点控制晶体管m6’的漏极与所述第二下拉控制晶体管m5的源极连接，所述第四下拉节点控制晶体管m6’的源极接入低电压vss；

所述上拉节点复位电路12包括第一上拉节点复位子电路和第二上拉节点复位子电路；

所述第一上拉节点复位子电路包括第一上拉复位晶体管m2和第二上拉复位晶体管m10；所述第二上拉节点复位子电路包括第三上拉复位晶体管m13和第四上拉复位晶体管m12；

所述第一上拉复位晶体管m2的栅极与所述复位端reset连接，所述第一上拉复位晶体管m2的漏极与所述第一上拉节点pu1连接，所述第一上拉复位晶体管m2的源极接入低电压vss；

所述第二上拉复位晶体管m10的栅极与所述下拉节点pd连接，所述第二上拉复位晶体管m10的漏极与所述第一上拉节点pu1连接，所述第二上拉复位晶体管m10的源极接入低电压vss；

所述第三上拉复位晶体管m13的栅极与所述复位端reset连接，所述第三上拉复位晶体管m13的漏极与所述第二上拉节点pu2连接，所述第三上拉复位晶体管m13的源极接入低电压vss；

所述第四上拉复位晶体管m12的栅极与所述下拉节点pd连接，所述第四上拉复位晶体管m12的漏极与所述第二上拉节点pu2连接，所述第四上拉复位晶体管m12的源极接入低电压vss；

所述输出复位电路14包括第一输出复位晶体管m7和第二输出复位晶体管m4，其中，

所述第一输出复位晶体管m7的栅极与所述下拉节点pd连接，所述第一输出复位晶体管m7的漏极与所述栅极驱动信号输出端output连接，所述第一输出复位晶体管m7的源极接入低电压vss；

所述第二输出复位晶体管m4的栅极与所述复位端reset连接，所述第二输出复位晶体管m4的漏极与所述栅极驱动信号输出端output连接，所述第一输出复位晶体管m4的源极接入低电压vss。

在图4所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型tft，但不以此为限。

本发明所述的移位寄存器单元的该具体实施例增设了一个上拉节点，采用了两个上拉节点，并增加了vddo、vdde、m8’、m6’、m3’、m15、m16和m14，通过极性相反的vddo和vdde(极性翻转周期为2s-3s)分别控制m15、m16，保证m3和m3’交替工作，可以保证对上拉节点充分放电，并减少栅极接入各上拉节点的tft工作的时间，从而改善该tft的特性漂移，增强tft的寿命和稳定性。

在具体实施时，clka和clkb可以相互反相。

如图5所示，本发明如图4所示的移位寄存器单元的具体实施例在工作时，在第一显示时间段，vddo为高电平，vdde为低电平，

在第一显示时间段包括的输入阶段s51，input输入高电平，reset输入低电平，m15打开，m16和m14关闭，m1的栅极与input之间连通，m1打开，pu1的电位为高电平，pu2的电位维持为低电平，m3打开，m3’关闭，clka为低电平，clkb为高电平，m6和m8打开，m9打开，pdcn的电位为低电平，m5关闭，pd的电位为低电平，output输出低电平；

在第一显示时间段包括的输出阶段s52，input输入低电平，reset输入低电平，m15、m1、m16和m14都关闭，通过c1的自举作用进一步拉升pu1的电位，pu1的电位为高电平，pu2的电位保持为低电平，clka为高电平，clkb为低电平，m9和m5关闭，m8和m6打开，m8’和m6’关闭，pd的电位和pdcn的电位都为低电平，output输出高电平，保证显示面板上的像素电路中的薄膜晶体管的充电率；

在第一显示时间段包括的复位阶段s53，input输入低电平，reset输入高电平，clka为低电平，clkb为高电平，m15、m1、m16和m14都关闭，m2、m4和m13都打开，以将pu1的电位和pu2的电位都拉低为vss，并使得output输出低电压vss，m9打开，m8、m6、m8’和m6’都关闭，pdcn的电位为高电平，m5打开，pd的电位为高电平，m7打开；

在第一显示时间段包括的输出截止保持阶段s54，input输入低电平，reset输入低电平，m15、m1、m16和m14都关闭，m2、m4和m13都关闭，pu1的电位和pu2的电位都维持为低电平，m3和m3’都关闭，clkb间隔为低电平、高电平，当clkb为低电平时，m9关闭，pd的电位维持为高电平；当clkb为高电平时，m9打开，pdcn的电位为高电平，m5打开，pd接入clkb，pd的电位为高电平。

本发明如图4所示的移位寄存器单元的具体实施例在工作时，在第一显示时间段，在输入阶段和输出阶段，pu1的电位为高电平，pu2的电位为低电平；在复位阶段，reset将pu1的电位、pu2的电位和output输出的栅极驱动信号的电位都拉低至vss，在输出截止保持阶段，当clkb为高电平时，也将pu1的电位、pu2的电位和output输出的栅极驱动信号的电位都拉低至vss，保证移位寄存器单元包括的栅极与pu1连接的晶体管以及栅极与pu2连接的晶体管都关闭。

如图6所示，本发明如图4所示的移位寄存器单元的具体实施例在工作时，在第二显示时间段，vddo为低电平，vdde为高电平，

在第二显示时间段包括的输入阶段s61，input输入高电平，reset输入低电平，m16打开，m15和m1关闭，m14的栅极与input之间连通，m14打开，pu2的电位为高电平，pu1的电位维持为低电平，m3关闭，m3’打开，clka为低电平，clkb为高电平，m6’和m8’打开，m9打开，pdcn的电位为低电平，m5关闭，pd的电位为低电平，output输出低电平；

在第二显示时间段包括的输出阶段s62，input输入低电平，reset输入低电平，m15、m1、m16和m14都关闭，通过c2的自举作用进一步拉升pu2的电位，pu2的电位为高电平，pu1的电位保持为低电平，clka为高电平，clkb为低电平，m9和m5关闭，m8’和m6’打开，m8和m6关闭，pd的电位和pdcn的电位都为低电平，output输出高电平，保证显示面板上的像素电路中的薄膜晶体管的充电率；

在第二显示时间段包括的复位阶段s63，input输入低电平，reset输入高电平，clka为低电平，clkb为高电平，m15、m1、m16和m14都关闭，m2、m4和m13都打开，以将pu1的电位和pu2的电位都拉低为vss，并使得output输出低电压vss，m9打开，m8、m6、m8’和m6’都关闭，pdcn的电位为高电平，m5打开，pd的电位为高电平，m7打开；

在第二显示时间段包括的输出截止保持阶段s64，input输入低电平，reset输入低电平，m15、m1、m16和m14都关闭，m2、m4和m13都关闭，pu1的电位和pu2的电位都维持为低电平，m3和m3’都关闭，clkb间隔为低电平、高电平，当clkb为低电平时，m9关闭，pd的电位维持为高电平；当clkb为高电平时，m9打开，pdcn的电位为高电平，m5打开，pd接入clkb，pd的电位为高电平。

本发明如图4所示的移位寄存器单元的具体实施例在工作时，在第二显示时间段，在输入阶段和输出阶段，pu2的电位为高电平，pu1的电位为低电平；在复位阶段，reset将pu1的电位、pu2的电位和output输出的栅极驱动信号的电位都拉低至vss，在输出截止保持阶段，当clkb为高电平时，也将pu1的电位、pu2的电位和output输出的栅极驱动信号的电位都拉低至vss，保证移位寄存器单元包括的栅极与pu1连接的晶体管以及栅极与pu2连接的晶体管都关闭。

本发明如图4所示的移位寄存器单元的具体实施例在工作时，显示周期包括多个显示阶段，如图7所示，所述显示阶段包括依次设置的第一显示时间段s71和第二显示时间段s72；

在第一显示时间段s71，vddo为高电平，vdde为低电平，pu2的电位一直为低电平，在所述第一显示时间段s71包括的输入阶段和输出阶段，pu1的电位为高电平，在第一显示阶段s71包括的复位阶段和输出截止保持阶段，pu1的电位为低电平；

在第二显示时间段s72，vddo为低电平，vdde为高电平，pu1的电位一直为高电平，在所述第二显示时间段s72包括的输入阶段和输出阶段，pu2的电位为高电平，在第二显示阶段s72包括的复位阶段和输出截止保持阶段，pu2的电位为低电平。

在图5、图6和图7中，点划线所示的是0v对应的水平线。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，显示周期包括多个显示阶段，所述显示阶段包括依次设置的n个显示时间段；所述移位寄存器单元的驱动方法包括：

在所述第n显示时间段，第n控制电压端输出有效电压，除了所述第n控制电压端之外的其他控制电压端输出无效电压，以在输入端输入有效电压时，控制第n上拉节点与所述输入端之间连通；

n为大于1的整数，n为小于或等于n的正整数。

本发明实施例所述的栅极驱动电路包括多个级联的上述的移位寄存器单元；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端都与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

如图8所示，本发明实施例所述的栅极驱动电路包括第n-1级移位寄存器单元sn-1，第n级移位寄存器单元sn和第n+1级移位寄存器单元sn+1；

在图8中，标号为g(n-1)的为第n-1级栅极驱动信号输出端，标号为g(n)的为第n级栅极驱动信号输出端，标号为g(n+1)的为第n+1级栅极驱动信号输出端，标号为inputn-1的为sn-1的输入端，标号为resetn+1的为sn+1的复位端；

sn的输入端inputn与g(n-1)连接，sn-1的复位端resetn-1与g(n)连接，

sn+1的输入端inputn+1与g(n)连接，sn的复位端resetn与g(n+1)连接；

在图8中，vddo为第一控制电压，vdde为第二控制电压，clka输出时钟信号为输出时钟信号，clkb为下拉控制时钟信号。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。