像素扫描驱动电路、阵列基板与显示终端的制作方法

1.本发明涉及显示驱动领域，特别是涉及一种像素扫描驱动电路、阵列基板与显示终端。


背景技术：

2.随着显示技术的进步，有机发光二极管(organic light emitting diode,oled)显示面板作为新一代显示技术具有分辨率高、高亮度、高分辨率、响应速度快等优点备受市场关注，成为现代显示面板的发展主流之一。
3.oled显示面板的像素扫描驱动电路使用goa(gate driver on array)技术，goa技术通过光刻工艺将栅极驱动电路集成在液晶显示装置的显示阵列基板上，像素扫描驱动电路包含有多个薄膜晶体管和电容。目前而言，像素扫描驱动电路中的薄膜晶体管的类型均完全相同，例如均采用n型的薄膜晶体管或者均采用p型的薄膜晶体管。但是，当像素扫描驱动电路中的薄膜晶体管均为p型时漏电流较大而导致像素单元执行图像显示时刷新率无法降低且显示面板整体功耗较大，而当像素扫描驱动电路中的薄膜晶体管均为n型时则容易产生漂移而导致不同像素单元中针对相同的图像数据的显示亮度不完全相同，从而无法均匀性地显示图像数据。并且，目前像素扫描驱动电路在执行图像显示时容易受到其他图像数据的干扰，进一步导致图像数据无法正确显示，导致图像显示效果不佳。


技术实现要素：

4.为解决前述问题，提供一种显示效果较佳的像素扫描驱动电路。
5.本申请一实施例中，一种像素扫描驱动电路，用于输出扫描信号至像素单元，其特征在于，包括：开关单元、上拉输出单元以及下拉输出单元，在一帧图像显示阶段的一个扫描周期包括扫描信号输出阶段与维持阶段。在所述扫描信号输出阶段，所述下拉输出单元依据时钟信号输出所述扫描信号中的第一参考电压至扫描信号输出端，所述第一参考电压用于控制所述像素单元接收图像显示用的图像数据。所述开关单元电性连接于所述下拉输出单元，在所述维持阶段，所述开关单元依据接收到的开关控制信号控制下拉节点的电压，以所述下拉节点的电压控制所述下拉输出单元停止输出所述第一参考电压，所述开关控制信号为自所述像素扫描驱动电路输入信号。在所述维持阶段，所述上拉输出单元输出扫描信号中第二参考电压，所述第二参考电压控制所述像素单元停止接收所述图像数据。
6.本申请一实施例中，提供一种阵列基板，显示区与非显示区，所述显示区内设置有多个所述像素单元，所述非显示区设置有前述像素扫描驱动电路。
7.本申请一实施例中，提供一种显示终端，包括前述阵列基板。
8.相较于现有技术，所述开关单元能够在非扫描信号输出的时间的维持阶段，准确控制下拉输出单元停止输出扫描信号中用于控制像素单元接收图像数据的第一参考电压，从而使得像素单元能够准确的在维持阶段依据接收的图像数据执行图像显示，能够有效防止像素单元在图像数据显示的时间段受到其他信号的干扰，保证图像数据显示的准确性；
9.进一步地，当所述开关单元中的晶体管为n型晶体管，同时上拉单元输出单元、下拉输出单元、下拉单元以及启动单元其中之一采用p型晶体管，而并非单一采用n型或者p型的薄膜晶体管。p型晶体管能够准确地接收固定值的电压且驱动电流大，可以减少扫描驱动电路所占的边框面积，n型晶体管能够准确快速适应高、低速不同图像数据显示时的刷新率，并且由于漏电流较小，由此，像素扫描驱动电路能够准确抑制把自身以及所述显示单元的电压漂移，有效降低功耗且具有较佳的显示效果。
10.且拉单元输出单元、下拉输出单元、下拉单元以及启动单元中使用的p型低温多晶氧化物晶体管，具有较强的驱动能力，能够让像素扫描驱动电路快速适应高、低速不同图像数据显示时的刷新率。
附图说明
11.为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
12.图1为本申请一实施例中显示终端侧面结构示意图；
13.图2为图1所示显示面板中阵列基板的平面结构示意图；
14.图3为图2所示goa扫描驱动电路结构示意图；
15.图4为图3所示goa扫描驱动电路在一帧图像显示过程的时钟信号时序图；
16.图5为本申请第一实施例中如图2所示goa扫描驱动电路中任意一个像素扫描驱动电路的电路框图；
17.图6为图5所示像素扫描驱动电路的具体的电路结构示意图；
18.图7为图6所示像素扫描驱动电路在一帧图像显示过程中的时序图；
19.图8为图6所示像素扫描驱动电路在初始阶段电路工作状态示意图；
20.图9为图6所示像素扫描驱动电路在第二阶段电路工作状态示意图；
21.图10为图6所示像素扫描驱动电路在下拉阶段电路工作状态示意图；
22.图11为图6所示像素扫描驱动电路在复位阶段电路工作状态示意图；
23.图12为图6所示像素扫描驱动电路在第一维持阶段电路工作状态示意图；
24.图13为图6所示像素扫描驱动电路在第二维持阶段电路工作状态示意图；
25.图14为图6所示像素扫描驱动电路在上拉阶段电路工作状态示意图；
26.图15为图6所示像素扫描驱动电路在图像显示过程中的时序仿真图；
27.图16为本申请第二实施例中如图2所示goa扫描驱动电路中像素扫描驱动电路的电路框图。
具体实施方式
28.下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
29.请参阅附图1为本申请一实施例中显示终端10侧面结构示意图。如图1所示，显示
终端10包括显示面板11与其他元部件(图未示)，所述其他元部件包括电源模块、信号处理器模块、信号感测模块等。
30.其中，显示面板11包括用于图像显示区11a与非显示区11b。显示区11a用于执行图像显示，非显示区11b环绕设置于显示区11a周围以设置其他辅助部件或者模组。具体地，显示面板11包括有阵列基板11c与对向基板11d，以及夹设于阵列基板11c与对向基板11d的显示介质层11e。本实施例中，显示介质层中的显示介质为有机发光半导体材料(organic electroluminescence diode，oled)。
31.请参阅图2，其为图1所示显示面板11中阵列基板11c的平面结构示意图。如图2所示，阵列基板11c中对应图像显示区11a包括多个呈矩阵排列的m*n像素单元(pixel)p、m条数据线(data line)120、n条扫描驱动线(scan line)130以及n条发光驱动线(emission line)140，m、n为大于1的自然数。
32.其中，该多条数据线120沿第二方向y间隔第一预定距离相互绝缘且平行排列，该多条扫描驱动线130沿第一方向x亦间隔第二预定距离相互绝缘且平行排列，多条发光驱动线140沿第一方向x亦间隔第二预定距离相互绝缘且平行排列，并且多条扫描线130、多条发光驱动线140与多条数据线120相互绝缘，所述第一方向x与第二方向y相互垂直。
33.为便于说明，所述m条数据线120按照位置顺序分别定义为d1、d2、
……
，dm-1、dm；所述n条扫描驱动线130按照位置顺序分别定义为g1、g2、
…
g32、
…
，gn；所述n条扫描发光线140按照位置顺序分别定义为e1、e2、
…
e32、
…
，en。每一个像素单元p对应电性连接一条沿着第一方向x延伸设置的扫描驱动线130、一条发光驱动线140以及沿着第二方向y延伸设置的数据线120。
34.对应显示面板11的非显示区11b，显示终端10进一步包括的用于驱动像素单元进行图像显示的goa扫描驱动模组(scan driver)104、时序控制电路101、数据驱动电路(data driver)102以及发光驱动电路(emission driver)103设置于阵列基板11c。
35.其中，数据驱动电路102与该多条数据线120电性连接，用于将待显示用的图像数据通过该多条数据线120以数据电压的形式传输至该多个像素单元p。
36.goa扫描驱动模组104用于与该多条扫描驱动线130电性连接，用于通过该多条扫描驱动线130输出扫描信号gn用于控制像素单元p何时接收图像数据。其中，goa扫描驱动模组104按照位置排列顺序自多条扫描驱动线130按照扫描周期依次自扫描驱动线g1、g2、
…
g32、
…
，gn输出扫描信号g1、g2、
…
g32、
…
，gn。
37.发光驱动电路103用于与该多条发光驱动线140电性连接，用于通过该多条发光驱动线140输出起始信号en用于控制像素单元p何时依据接收图像数据进行发光。其中，发光驱动电路103按照位置排列顺序自多条发光驱动线140按照扫描周期依次自发光驱动线e1、e2、
…
e32、
…
，en输出扫描信号e1、e2、
…
e32、
…
，en。
38.时序控制电路101分别与数据驱动电路102、goa扫描驱动模组104与发光驱动电路103电性连接，用于控制数据驱动电路102、goa扫描驱动模组104以及发光驱动电路103的工作时序，也即是输出对应的时序控制信号至goa扫描驱动模组104、数据驱动电路102以及发光驱动电路103，以控制何时输出对应的扫描信号gn、起始信号en。
39.本实施例中，goa扫描驱动模组104中的电路元件与显示面板11中的像素单元p同一制程制作于显示面板11中，也即是goa(gate driver on array)技术。
40.可以理解，显示终端10还包括有其他辅助电路用于共同完成图像的显示，例如图像接收处理电路(graphics processing unit，gpu)、电源电路等，本实施例中不再对其进行赘述。
41.请参阅图3，其为图2所示goa扫描驱动电路结构示意图。如图3所示，goa扫描驱动模组104包括多个扫描驱动电路gd1～gdn，每个扫描驱动电路gd相互级联，除最后一级扫描驱动电路gdn外，每个扫描驱动电路gd的输出端out均连接与相邻的下一级扫描驱动电路gd的输入端en，其中每个扫描驱动电路gd输出端en均用于输出驱动信号g1、g2、g3、g4，用于驱动显示阵列基板中相对应行像素的扫描线。具体地，启动信号stv为goa扫描驱动模组104中首个扫描驱动电路gd1的输入信号，时序控制电路101输出的第一时钟信号ck1、第二时钟信号ck2、第三时钟信号ck3以及第四时钟信号ck4为goa扫描驱动模组104中的扫描驱动电路gd提供时钟信号。更为具体地，所述在goa扫描驱动模组104中任意一个扫描驱动电路gd的第一信号引脚purst、第二信号引脚clkrst以及第三信号引脚clkb分别连接在不同的时钟信号，且在任意相邻的四个扫描驱动电路gd中，每个扫描驱动电路gd的第一信号引脚purst连接在不同的时钟信号线上，第二信号引脚clkrst连接在不同的时钟信号线上，第三信号引脚clkb连接在不同的时钟信号线上。
42.在goa扫描驱动模组104中，一个移位寄存器单元可以用于驱动显示阵列基板中相对应的一行像素，则扫描驱动电路gd的数目等于所述驱动显示阵列基板中像素的行数。若一个移位寄存器单元用于驱动显示阵列基板中的多行像素，则所述移位寄存器的数目可以不等于所述驱动显示阵列基板中像素的行数。
43.请参阅图4，其为图3所示goa扫描驱动电路在一帧图像显示过程的时钟信号时序图。如图4所示，stv为goa扫描驱动模组104中首个扫描驱动电路gd1的第一帧图像启动信号，ck1、ck2、ck3以及ck4分别为第一时钟信号ck1、第二时钟信号ck2、第三时钟信号ck3以及第四时钟信号ck4。goa扫描驱动模组104在一帧图像显示过程包括k1-k6六个阶段，分别为第一阶段k1、第二阶段k2、第三阶段k3、第四阶段k4、第五阶段k5以及第六阶段k6,所述k1-k6六个阶段依序排列且不重叠。
44.在第一阶段k1，启动信号stv和第三时钟信号ck3均为低电平，第一时钟信号ck1、第二时钟信号ck2以及第四时钟信号ck4均为高电平。在第二阶段k2，启动信号stv、第一时钟信号ck1、第二时钟信号ck2以及第三时钟信号ck3均为高电平，第四时钟信号ck4为低电平。在第三阶段k3，启动信号stv、第二时钟信号ck2、第三时钟信号ck3以及第四时钟信号ck4均为高电平，第一时钟信号ck1为低电平。在第四阶段k4，启动信号stv、第一时钟信号ck1、第三时钟信号ck3以及第四时钟信号ck4均为高电平，第二时钟信号ck2为低电平。在第五阶段k5，启动信号stv、第一时钟信号ck1、第二时钟信号ck2以及第四时钟信号ck4均为高电平，第三时钟信号ck3为低电平。在第六阶段k6，启动信号stv、第一时钟信号ck1、第二时钟信号ck2以及第三时钟信号ck3均为高电平，第四时钟信号ck4为低电平。
45.请参阅图5，为本申请第一实施例中如图2所示goa扫描驱动模组104中任意一个像素扫描驱动电路的电路框图。如图5所示，像素扫描驱动电路100包括：上拉单元111、下拉单元112、开关单元113、第一输出控制单元114、启动单元115、第二输出控制单元116、上拉输出单元117以及下拉输出单元118。像素扫描驱动电路100在一个扫描周期包括t1-t7七个依序排列且连续无间隔的时间段，其中，t1为初始阶段，t2为扫描阶段，t3为下拉阶段，t4为复
位阶段，t5为第一维持阶段，t6为第二维持阶段，t7为上拉阶段。在本实施例中，扫描阶段t2和下拉阶段t3为一个扫描周期的扫描信号输出阶段，第一维持阶段t5以及第二维持阶段t6为一个扫描周期的维持阶段。本申请的像素扫描驱动电路100的刷新率为1hz-120hz，优选地，本申请的像素扫描驱动电路100的刷新率为30hz、60hz和90hz。其中刷新率是指扫描信号的频率或者像素驱动电路工作的频率。在像素扫描驱动电路100连续输出扫描信号至像素单元时，可以通过改变开关控制信号hold的频率，即可实现动态调节电路的刷新率，本实施例中，像素扫描驱动电路100可以在1hz-120hz的频率范围内动态调整。其中，开关控制信号hold的频率为像素单元的刷新率与像素扫描驱动电路100中扫描驱动单元gd的个数的乘积，或者说，当扫描驱动单元gd的个数与扫描驱动线130一一对应时、开关控制信号hold的频率为像素单元的刷新率与扫描驱动线130的条数的乘积。
46.如图5-图6所示，上拉单元111电性连接于上拉节点pu，上拉单元111用于在下拉阶段t3依据接收到的上拉信号purst维持上拉节点pu为第二参考电压vgh，在上拉阶段t7依据接收到的上拉信号purst控制上拉节点pu由第一参考电压vgl改变为第二参考电压vgh。
47.下拉单元112通过上拉节点pu电性连接于第一输出控制单元114，用于在复位阶段t4依据接收复位信号clkrst将第一参考电压vgl写入上拉节点pu，并控制上拉节点pu由高电平降低为低电平。
48.开关单元113通过第一输出控制单元114电性连接于下拉输出单元118，用于在一个扫描周期内的维持阶段，依据接收到的开关控制信号hold将第二参考电压vgh传输至下拉节点pd，以控制下拉输出单元118停止输出时钟信号clkb作为扫描信号的第一参考电压vgl，所述扫描信号用于图像显示的像素单元接收图像显示用的图像数据。所述扫描信号为第一参考电压vgl时，像素单元开始接收图像数据，当扫描信号为第二参考电压vgh时，像素单元停止接收图像数据。
49.第一输出控制单元114通过上拉节点pu电性连接于上拉输出单元117，用于在维持阶段依据上拉节点pu的电压传输第二参考电压vgh至下拉节点pd，控制下拉节点pd由低电平上升为高电平。启动单元115通过下拉节点pd电性连接第二输出控制单元116和下拉输出单元118，用于在一个扫描周期内的扫描信号输出阶段输出起始信号en至下拉节点pd，控制下拉节点pd电压由高电平变为低电平。
50.第二输出控制单元116电性连接于上拉节点pu，用于一个扫描周期内的扫描信号输出阶段，依据下拉节点pd电压为低电平导通，且输出第二参考电压vgh至上拉节点pu以控制上拉节点pu由低电平上升为高电平。
51.上拉输出单元117电性连接于输出端out，用于在维持阶段依据上拉节点pu的电压电性导通，以输出扫描信号中第二参考电压vgh，所述第二参考电压vgh控制所述像素单元停止接收所述图像数据。
52.下拉输出单元118电性连接输出端out，用于在一个扫描周期内的扫描信号输出阶段依据下拉节点pd电压电性导通，以输出时钟信号clkb作为扫描信号中的第一参考电压vgl至扫描信号输出端，所述第一参考电压vgl用于控制执行图像显示的像素单元接收图像显示用的图像数据。
53.在本实施例中，所述开关单元113的晶体管的类型不同于上拉输出单元117以及下拉输出单元118包括的晶体管的类型。所述晶体管类型为沟道的类型，其中，沟道的类型包
括n沟道的n型薄膜晶体管与p沟道的p型薄膜晶体管。
54.具体地，上拉节点pu分别为第一输出控制单元114的输入控制端和上拉输出单元117的输入控制端，下拉节点pd分别为第二输出控制单元116的输入控制端和下拉输出单元118的输入控制端。所述上拉节点pu和所述下拉节点pd均为扫描驱动电路100中的内部控制信号。
55.本实施例中，所述扫描信号的第一参考电压vgl为低电平，所述扫描信号的第二参考电压vgh为高电平。上拉信号purst、复位信号clkrst、开关控制信号hold、起始信号en以及时钟信号clkb均为扫描驱动电路100接收的外部控制信号。
56.具体地，请参阅图6，其为图5所示像素扫描驱动电路的具体的电路结构示意图。如图6所示，其中，需要说明的是，像素扫描驱动电路100为第n行中输出扫描信号gn的其中任意一个goa像素扫描驱动电路。
57.上拉单元111包括第七晶体管m7。第七晶体管m7的栅极接收上拉信号purst，第七晶体管m7的漏极电性连接于上拉节点pu，第七晶体管m7的源极电性连接第二参考电压端vgh，所述第二参考电压端vgh用于提供显示单元所需的第二参考电压vgh，例如为4.5～7v。本实施例中，第七晶体管m7为p型低温多晶氧化物(low temperature polycrystalline oxide,ltpo)晶体管(thin film transistor，tft)，所述第七晶体管m7可以为上拉晶体管。第七晶体管m7为p型低温多晶氧化物晶体管时，在下拉阶段t3和维持阶段依据接收到的低电平上拉信号purst的控制下处于导通状态。
58.在本申请其他实施例中，第七晶体管m7可以为n型氧化物薄膜晶体管，在下拉阶段t3和维持阶段依据接收到的高电平上拉信号purst的控制下处于导通状态。
59.下拉单元112包括第六晶体管m6。第六晶体管m6的栅极接收复位信号clkrst，第六晶体管m6的源极电性连接第一参考电压端vgl，第六晶体管m6的漏极电性连接于上拉节点pu。本实施例中，第六晶体管m6为薄膜晶体管，所述第六晶体管m6可以为下拉晶体管。所述第一参考电压端vgl提供第一参考电压vgl。
60.开关单元113包括第八晶体管m8。第八晶体管m8的栅极接收开关控制信号hold，第八晶体管m8的源极电性连接第二参考电压端vgh，第八晶体管m8的漏极电性连接于第二输出控制单元114。第八晶体管m8为n型氧化物薄膜晶体管，所述第八晶体管m8可以为开关晶体管。
61.具体地，n型氧化物的薄膜晶体管可以为以氧化锌(zno)tft、gazno tft、inzno tft、alzno tft或者铟镓锌氧化物tft(ingazno tft，igzo tft)，或者可以为前述多种金属氧化物薄膜材料中的一种或者多种金属氧化物材料多层薄膜堆叠组合而成n型薄膜晶体管。
62.第二输出控制单元114包括第五晶体管m5。第五晶体管m5的栅极电性连接于上拉节点pu，第五晶体管m5的源极电性连接于开关单元113，第五晶体管m5的漏极电性连接于下拉节点pd。本实施例中，第五晶体管m5为p型低温多晶氧化物晶体管，所述第五晶体管m5可以为第一输出控制晶体管。第五晶体管m5为p型低温多晶氧化物晶体管时，在维持阶段在所述上拉节点pu的低电压控制下处于导通状态，以输出第二参考电压vgh至所述下拉节点pd，以控制下拉输出单元118处于电性截止状态。
63.在本申请的其他实施中，所述第五晶体管m5可以为n型薄膜晶体管，且在维持阶段
在所述上拉节点pu的高电压控制下处于导通状态，以输出第二参考电压vgh至所述下拉节点pd，以控制下拉输出单元118处于电性截止状态。
64.启动单元115包括第一晶体管m1。第一晶体管m1的栅极和源极直接电性连接且同时接收起始信号en，第一晶体管m1的漏极电性连接于下拉节点pd，也即是第一晶体管m1呈二极管连接方式。本实施例中，第一晶体管m1为p型低温多晶氧化物晶体管，所述第一晶体管m1可以为启动晶体管。
65.第二输出控制单元116包括第四晶体管m4。第四晶体管m4的栅极电性连接于下拉节点pd，第四晶体管m4的源极电性连接于第二参考电压端vgh，第四晶体管m4的漏极电性连接于上拉节点pu。在本实施例中，第四晶体管m4为p型低温多晶氧化物晶体管，所述第四晶体管m4可以为第二输出控制晶体管。第四晶体管m4为p型低温多晶氧化物晶体管时，在扫描信号输出阶段在下拉节点pd的低电压控制下处于导通状态状态，并输出所述第二参考电压vgh至所述上拉节点pu。
66.在本申请的其他实施中，第四晶体管m4可以为n型氧化物薄膜晶体管，且在扫描信号输出阶段在下拉节点pd的高电压控制下处于导通状态状态，并输出所述第二参考电压vgh至所述上拉节点pu。
67.上拉输出单元117包括第二晶体管m2。第二晶体管m2的栅极电性连接于上拉节点pu，第二晶体管m2的源极电性连接于第二参考电压端vgh，第二晶体管m2的漏极电性连接于输出端out。在本实施例中，第二晶体管m2为p型低温多晶氧化物晶体管，所述第二晶体管m2可以为上拉输出晶体管。
68.下拉输出单元118包括第三晶体管m3和电容c1。第三晶体管m3的栅极电性连接于下拉节点pd，第三晶体管m3的源极接收于时钟信号clkb，第三晶体管m3的漏极电性连接输出端out。电容c1电性连接于下拉节点pd与输出端out之间。在本实施例中，第三晶体管m3为p型低温多晶氧化物晶体管，所述第三晶体管m3可以为下拉输出晶体管。
69.具体地，上拉单元111、下拉单元112、第一输出控制单元114、启动单元115、第二输出控制单元116、上拉输出单元117以及下拉输出单元118中的晶体管均为p型低温多晶氧化物晶体管，p型低温多晶氧化物晶体管的源极均能够准确地接收固定值的第二参考电压vgh，p型晶体管的驱动电流大，可以减少驱动电路所占的边框面积。
70.开关单元113采用n型氧化物薄膜晶体管，由此，开关单元113中的薄膜晶体管的漏电流较小，能够有效防止上拉节点pu受到电压和电流干扰。同时，前述节点的电压、电流得到较佳保护，像素扫描驱动电路的整体漏电流较小，goa像素扫描驱动电路能够在高频或低频状态下完成驱动图像数据显示的刷新。
71.请参阅图7，其为图6所示像素扫描驱动电路100在一帧图像显示过程中的时序图。如图7所示，purst和clkrst分别为上拉信号purst与复位信号clkrst输出的信号波形图。clkb为时钟信号clkb输出的信号波形图。en为起始信号en的信号波形图，pd和pu分别为下拉节点pd与上拉节点pu对应的电压波形图，具体地，下拉节点pd电压值可以为第一电平、第二电平和第三电平。out为输出信号节点对应的电压波形图。hold为开关控制信号hold所对应的信号波形图。所述第三电平电压值小于第二电平电压值，第二电平电压值小于第一电平电压值，第一电平电压值等于其他信号的高电平，第二电平等于其他信号的低电平，其中，所述其他信号可以为上拉信号purst、复位信号clkrst、时钟信号clkb、起始信号en以及
开关控制信号hold。
72.请一并参阅图7-图8，图8为图6所示像素扫描驱动电路在初始阶段电路工作状态示意图。
73.在初始阶段t1，上拉信号purst、复位信号clkrst、时钟信号clkb以及上拉节点pu均为高电平，起始信号en以及开关控制信号hold均为低电平，下拉节点pd为第二电平。
74.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于截止状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于截止状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于截止状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于截止状态，启动单元115中的第一晶体管m1在起始信号en控制下处于导通状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于导通状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压处于截止状态，下拉输出单元118中的第三晶体管m3依据下拉节点pd电压处于导通状态。
75.由于第一晶体管m1处于导通状态，因此下拉节点pd为第二电平状态，时钟信号clkb经过第三晶体管m3传输至电容c1，第四晶体管m4处于导通状态上拉节点pu为高电平。
76.请一并参阅图7、图9，图9为图6所示像素扫描驱动电路在扫描阶段电路工作状态示意图。
77.在扫描阶段t2，上拉信号purst、复位信号clkrst、起始信号en以及上拉节点pu均为高电平，时钟信号clkb以及开关控制信号hold均为低电平，下拉节点pd为第三电平。
78.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于截止状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于截止状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于截止状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于截止状态，启动单元115中的第一晶体管m1在起始信号en控制下处于截止状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于导通状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压值处于截止状态。由于时钟信号clkb为低电平，输出端out为高电平，因此，下拉输出单元118中的第三晶体管m3电流方向由漏极流向源极。
79.由于第一晶体管m1处于截止状态，在时钟信号clkb控制下，第三晶体管m3为单向导通的二极管，其电流方向由第三晶体管m3漏极连接的输出端out流向第三晶体管m3的源极，因此，输出端out由高电平变为低电平。下拉节点pd在电容c1的控制下由第二电平下降为第三电平，由此控制第三晶体管m3和第四晶体管m4处于导通状态。
80.请一并参阅图7、图10，图10为图6所示像素扫描驱动电路在下拉阶段电路工作状态示意图。
81.在下拉阶段t3，复位信号clkrst、时钟信号clkb、起始信号en以及上拉节点pu均为高电平，上拉信号purst、以及开关控制信号hold均为低电平，下拉节点pd为第二电平。
82.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于导通状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于截止状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于截止状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于截止状态，启动单元115中的第一晶体管m1在起始信号en控制下处于截止状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于
导通状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压值处于截止状态，下拉输出单元118中的第三晶体管m3依据下拉节点pd电压处于导通状态。
83.在时钟信号clkb为由低电平上升为高电平时，下拉节点pd为第三电平，输出端out为低电平，因此，第三晶体管m3导通，输出端out由低电平上升为高电平，通过电容c1，下拉节点pd的电压由第三电平上升为第二电平。为确保上拉输出单元117中的第二晶体管m2处于截止状态，因此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于导通状态，确保上拉节点pu维持为高电平状态。
84.请一并参阅图7、图11，图11为图6所示像素扫描驱动电路在复位阶段电路工作状态示意图。
85.在复位阶段t4，上拉信号purst、时钟信号clkb、起始信号en以及开关控制信号hold均为高电平，复位信号clkrst和上拉节点pu均为低电平，下拉节点pd为第一电平。
86.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于截止状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于导通状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于导通状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于导通状态，启动单元115中的第一晶体管m1在起始信号en控制下处于截止状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于截止状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压值处于导通状态，下拉输出单元118中的第三晶体管m3依据下拉节点pd电压处于截止状态。
87.由于第六晶体管m6在复位信号clkrst控制下导通，上拉节点pu由高电平下降为低电平第二晶体管m2导通，因此，第二参考电压vgh通过第二晶体管m2输出至输出端out。由于第五晶体管m5和第八晶体管m8导通，因此，下拉节点pd为第一电平也即是高电平，第三晶体管m3截止，避免输出端out不受时钟信号的影响。
88.请一并参阅图7、图12，图12为图6所示像素扫描驱动电路在第一维持阶段电路工作状态示意图。
89.在第一维持阶段t5，上拉信号purst、复位信号clkrst、时钟信号clkb、起始信号en、下拉节点pd以及开关控制信号hold均为高电平，上拉节点pu为低电平。
90.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于截止状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于截止状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于导通状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于导通状态，启动单元115中的第一晶体管m1在起始信号en控制下处于截止状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于截止状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压处于导通状态，下拉输出单元118中的第三晶体管m3依据下拉节点pd电压处于截止状态。
91.由于第八晶体管m8为n性薄膜晶体管，因此，减少第一输出控制单元114中的漏电流，像素扫描驱动电路在低频状态下具有较佳的驱动效果。
92.请一并参阅图7、图13，图13为图6所示像素扫描驱动电路在第二维持阶段电路工作状态示意图。
93.在第二维持阶段t6，上拉信号purst、复位信号clkrst、起始信号en、下拉节点pd以及开关控制信号hold均为高电平，时钟信号clkb和上拉节点pu均为低电平。
94.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于截止状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于截止状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于导通状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于导通状态，启动单元115中的第一晶体管m1在起始信号en控制下处于截止状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于截止状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压值处于导通状态，下拉输出单元118中的第三晶体管m3依据下拉节点pd电压处于截止状态。
95.在第一维持阶段t5至第二维持阶段t6，在开关控制信号hold控制下第八晶体管m8导通，上拉输出单元117中的第二晶体管m2输出第二参考电压vgh不受下拉输出单元118中的第三晶体管m3的影响，维持输出驱动信号的稳定。
96.请一并参阅图7、图14，图14为图6所示像素扫描驱动电路在上拉阶段电路工作状态示意图。
97.在上拉阶段t7，复位信号clkrst、时钟信号clkb、起始信号en、下拉节点pd、上拉节点pu以及开关控制信号hold均为高电平，上拉信号purst为低电平。
98.由此，上拉单元111中的第七晶体管m7在上拉信号purst控制下处于导通状态，下拉单元112中的第六晶体管m6在复位信号clkrst控制下处于截止状态，开关单元113中的第八晶体管m8在开关控制信号hold控制下处于导通状态，第一输出控制单元114中的第五晶体管m5在上拉节点pu控制下处于截止状态，启动单元115中的第一晶体管m1在起始信号en控制下处于截止状态，第二输出控制单元116中的第四晶体管m4依据下拉节点pd电压处于截止状态，上拉输出单元117中的第二晶体管m2依据上拉节点pu电压值处于截止状态，下拉输出单元118中的第三晶体管m3依据下拉节点pd电压处于截止状态。
99.在本实施例中，t6-t7阶段，开关控制信号hold可以为低电平或者为高电平。
100.显示面板在一帧图像显示过程中，像素扫描驱动电路各功能单元中的电子元器件在固定的阶段工作，避免长时间的充电和放电，减少像素扫描驱动电路中电子元器件的损耗，延长电子元器件的使用寿命。
101.请参阅图15，其为图6所示像素扫描驱动电路在图像显示过程中的时序仿真图。如图15所示，pd为下拉节点pd的时序电位仿真图，pu为上拉节点pu的时序电位仿真图，out#1为第一条扫描驱动线g1的时序电位仿真图，out#32表示第32条扫描驱动线g32(如图2)的时序电位仿真图。输出端out在不输出阶段保持为高电平，输出端out在输出阶段保持为低电平，与时序图(如图7)输出端out时序电路一致。
102.请参阅图16，其为本申请第二实施例中如图2所示goa扫描驱动电路中像素扫描驱动电路200的电路框图。如图16所示，本实施例中像素扫描驱动电路200与第一实施例中像素扫描驱动电路100的电路结构以及工作原理基本相同，区别在于像素扫描驱动电路200不包括上拉单元111，也就是说像素扫描驱动电路200仅包括下拉单元112、开关单元113、第一输出控制单元114、启动单元115、第二输出控制单元116、上拉输出单元117以及下拉输出单元118。
103.其中，下拉单元112电性连接于第一输出控制单元114，用于在复位阶段t4接收复位信号clkrst将第一参考电压vgl传输至上拉节点pu，并控制上拉节点pu电压由高电平降低为低电平。
104.开关单元113电性连接于第二参考电压端vgh与第一输入控制单元114之间，用于在复位阶段t4至上拉阶段t7依据接收到的开关控制信号hold将第二参考电压vgh传输至第一控制单元114。
105.第一控制单元114电性连接第二输出控制单元116，用于在复位阶段t4至第二维持阶段t6依据上拉节点pu的电压传输第二参考电压vgh至下拉节点pd，控制下拉节点pd由低电平上升为高电平。
106.启动单元115电性连接第二输出控制单元116和下拉输出单元118，用于在初始阶段t1依据接收到的起始信号en控制下拉节点pd由高电平变为低电平。
107.第二输出控制单元116电性连接第二参考电压端vgh和上拉输出单元117，用于在初始阶段t1至下拉阶段t3依据下拉节点pd电压值传输第二参考电压vgh至上拉节点pu，控制上拉节点pu由低电平上升为高电平。
108.上拉输出单元117电性连接第二参考电压端vgh和输出端out，用于在复位阶段t4至第二维持阶段t6依据上拉节点pu的电压值传输第二参考电压vgh至输出端out。
109.下拉输出单元118电性连接第二输出控制单元116和输出端out，用于依据在初始阶段t1至下拉阶段t3依据下拉节点pd电压值控制时钟信号clkb输出至输出端out。
110.具体地，上拉节点pu分别为第一输出控制单元114的输入控制端和上拉输出单元117的输入控制端，下拉节点pd分别为第二输出控制单元116的输入控制端和下拉输出单元118的输入控制端。
111.具体地，如图16所示，下拉单元112包括第六晶体管m6。第六晶体管m6的栅极接收复位信号clkrst，第六晶体管m6的源极电性连接第一参考电压端vgl，第六晶体管m6的漏极电性连接于上拉节点pu。本实施例中，第六晶体管m6为p型低温多晶氧化物晶体管，所述第六晶体管m6可以为下拉晶体管。
112.开关单元113包括第八晶体管m8。第八晶体管m8的栅极接收开关控制信号hold，第八晶体管m8的源极电性连接第二参考电压端vgh，第八晶体管m8的漏极电性连接于第二输出控制单元114。第八晶体管m8为n型氧化物薄膜晶体管，所述第八晶体管m8可以为开关晶体管。所述第二参考电压端vgh用于提供显示单元所需的第二参考电压vgh，例如为4.5～7v。
113.具体地，n型氧化物的薄膜晶体管可以为以氧化锌(zno)tft、gazno tft、inzno tft、alzno tft或者铟镓锌氧化物tft(ingazno tft，igzo tft)，或者可以为前述多种金属氧化物薄膜材料中的一种或者多种金属氧化物材料多层薄膜堆叠组合而成n型薄膜晶体管。
114.第二输出控制单元114包括第五晶体管m5。第五晶体管m5的栅极电性连接于上拉节点pu，第五晶体管m5的源极电性连接于开关单元113，第五晶体管m5的漏极电性连接于下拉节点pd。本实施例中，第五晶体管m5为n型氧化物的薄膜晶体管，所述第五晶体管m5可以为第二输出控制晶体管。
115.启动单元115包括第一晶体管m1。第一晶体管m1的栅极和源极直接电性连接并同时接收起始信号en，第一晶体管m1的漏极电性连接于下拉节点pd，也即是第一晶体管m1呈二极管连接方式，。本实施例中，第一晶体管m1为p型低温多晶氧化物晶体管，所述第一晶体管m1可以为启动晶体管。
116.第二输出控制单元116包括第四晶体管m4。第四晶体管m4的栅极电性连接于下拉节点pd，第四晶体管m4的源极电性连接于第二参考电压端vgh，第四晶体管m4的漏极电性连接于上拉节点pu。在本实施例中，第四晶体管m4为n型氧化物的薄膜晶体管，所述第四晶体管m4可以为第二输出控制晶体管。
117.上拉输出单元117包括第二晶体管m2。第二晶体管m2的栅极电性连接于上拉节点pu，第二晶体管m2的源极电性连接于第二参考电压端vgh，第二晶体管m2的漏极电性连接于输出端out。在本实施例中，第二晶体管m2为p型低温多晶氧化物晶体管，所述第二晶体管m2可以为上拉输出晶体管。
118.下拉输出单元118包括第三晶体管m3和电容c1。第三晶体管m3的栅极电性连接于下拉节点pd，第三晶体管m3的源极接收于时钟信号clkb，第三晶体管m3的漏极电性连接输出端out。电容c1电性连接于下拉节点pd与输出端out之间。在本实施例中，第三晶体管m3为p型低温多晶氧化物晶体管，所述第三晶体管m3可以为下拉输出晶体管。
119.具体地，下拉单元112、启动单元115、上拉输出单元117以及下拉输出单元118中的晶体管均p型低温多晶氧化物晶体管，p型tft的源极均能够准确地接收固定值的第二参考电压vgh，p型tft的驱动电流大，可以减少像素扫描驱动电路所占的边框面积。
120.开关单元113、第一输出控制单元114以及第二输出控制单元116均采用n型氧化物的薄膜晶体管，由此，减少上拉节点pu本身的得漏电流，能够快速适应高、低速不同图像数据显示时的刷新率(refresh rate)，并且由于漏电流较小，像素扫描驱动电路200能够完全匹配适应低功耗模式驱动方式。
121.在本申请其他实施例中，本申请中公开的像素扫描驱动电路的镜像电路也在本申请保护范围内，例如，附图6、图16中所有晶体管的沟道类型改变，即n型晶体管调整为p型晶体管，p型晶体管调整为n型晶体管，那相应的本领域技术人员也可以根据本案实施例得到相应的镜像的像素扫描驱动电路。
122.本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。