移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术：

在现有的移位寄存器单元中，栅极驱动信号输出电路接入的输出时钟信号的占空比必须小于50％，当该占空比等于50％时，移位寄存器单元不能及时对其输出的栅极驱动信号进行放电，造成该栅极驱动信号的下降时间tf变大，使得显示面板的显示区的开关管无法及时关断，造成误充电，从而引起显示不良；并且，即使在输出时钟信号的占空比小于50％，在容错时间不充足的情况下，高低温信赖性测试下依然会出现闪屏不良。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决在现有的移位寄存器单元中，当输出时钟信号的占空比等于50％时，移位寄存器单元不能及时对其输出的栅极驱动信号进行放电，造成该栅极驱动信号的下降时间变大，使得显示面板的显示区的开关管无法及时关断，造成误充电，从而引起显示不良；并且，即使在输出时钟信号的占空比小于50％，在容错时间不充足的情况下，高低温信赖性测试下依然会出现闪屏不良的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括栅极驱动信号输出端和输出放噪电路；

所述输出放噪电路分别与相邻下一级上拉节点、输出时钟信号端和所述栅极驱动信号输出端电连接，用于在相邻下一级上拉节点的电位的控制下，控制所述栅极驱动信号输出端和所述输出时钟信号端之间连通。

实施时，本发明所述的移位寄存器单元还包括上拉放噪端和上拉节点放噪电路；

所述上拉节点放噪电路分别与上拉放噪控制端、本级上拉节点和放噪电压端电连接，用于在所述上拉放噪控制端提供的上拉放噪控制信号的控制下，控制所述本级上拉节点和所述放噪电压端之间连通；

第n级移位寄存器单元的上拉放噪控制端与第n+2级移位寄存器单元的栅极驱动信号输出端电连接，n为正整数。

实施时，所述输出放噪电路包括输出放噪晶体管；

所述输出放噪晶体管的控制极与所述相邻下一级上拉节点电连接，所述输出放噪晶体管的第一极与所述输出时钟信号端电连接，所述输出放噪晶体管的第二极与所述栅极驱动信号输出端电连接。

实施时，所述上拉节点放噪电路包括上拉节点放噪晶体管；

所述上拉节点放噪晶体管的控制极与所述上拉放噪控制端电连接，所述上拉节点放噪晶体管的第一极与所述本级上拉节点电连接，所述上拉节点放噪晶体管的第二极与所述放噪电压端电连接。

实施时，本发明所述的移位寄存器单元还包括上拉节点控制电路、储能电路、下拉节点控制电路和输出电路，其中，

所述上拉节点控制电路分别与输入端、第一电平端、第二电平端、被保护上拉节点和下拉节点电连接，用于在输入端提供的输入信号的控制下，控制所述本级上拉节点与所述第一电平端之间连通，并用于在所述下拉节点的电位的控制下，控制所述本级上拉节点与所述第二电平端之间连通；

所述储能电路的第一端与所述本级上拉节点电连接，所述储能电路的第二端与所述栅极驱动信号输出端电连接，用于存储电压；

所述下拉节点控制电路用于在所述本级上拉节点的电位的控制下，控制所述下拉节点的电位；

所述输出电路分别与所述本级上拉节点、所述下拉节点、复位端、所述栅极驱动信号输出端、所述输出时钟信号端和第二电平端电连接，用于在所述本级上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述输出时钟信号端之间连通，并用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电平端之间连通，用于在所述复位端提供的输出复位信号的控制下，控制所述栅极驱动信号输出端与所述第二电平端之间连通。

实施时，所述上拉节点控制电路包括输入晶体管和上拉节点控制晶体管；

所述输入晶体管的控制极与所述输入端电连接，所述输入晶体管的第一极与所述第一电平端电连接，所述输入晶体管的第二极与所述本级上拉节点电连接；

所述上拉节点控制晶体管的控制极与所述下拉节点电连接，所述上拉节点控制晶体管的第一极与所述本级上拉节点电连接，所述上拉节点控制晶体管的第二极与所述第二电平端电连接；

所述储能电路包括存储电容，所述存储电容的第一端为所述储能电路的第一端，所述存储电容的第二端为所述储能电路的第二端；

所述下拉节点控制电路包括第一下拉节点控制晶体管和第二下拉节点控制晶体管；

所述第一下拉节点控制晶体管的控制极和所述第一下拉节点控制晶体管的第一极与电源电压端电连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点电连接；

所述第二下拉节点控制晶体管的控制极与所述本级上拉节点电连接，所述第二下拉节点控制晶体管的第一极与所述下拉节点电连接，所述第二下拉节点控制晶体管的第二极与第二电平端电连接。

实施时，所述输出电路包括输出晶体管、输出下拉晶体管和输出复位晶体管，其中，

所述输出晶体管的控制极与所述本级上拉节点电连接，所述输出晶体管的第一极与所述输出时钟信号端电连接，所述输出晶体管的第二极与所述栅极驱动信号输出端电连接；

所述输出下拉晶体管的控制极与所述下拉节点电连接，所述输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二极与所述第二电平端电连接；

所述输出复位晶体管的控制极与所述复位端电连接，所述输出复位晶体管的第一极与所述栅极驱动信号输出端电连接，所述输出复位晶体管的第二极与所述第二电平端电连接。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

输出放噪电路在相邻下一级上拉节点的电位的控制下，控制导通或断开所述栅极驱动信号输出端和所述输出时钟信号端之间的连接。

实施时，所述移位寄存器单元还包括上拉放噪端和上拉节点放噪电路；所述移位寄存器单元的驱动方法还包括：

所述上拉节点放噪电路分在所述上拉放噪控制端提供的上拉放噪控制信号的控制下，控制导通或断开所述本级上拉节点和所述放噪电压端之间的连接。

本发明还提供了一种栅极驱动电路，包括上述的移位寄存器单元；

所述移位寄存器单元与相邻下一级移位寄存器单元中的本级上拉节点电连接，所述相邻下一级移位寄存器单元中的本级上拉节点为相邻下一级上拉节点。

实施时，所述移位寄存器单元还包括上拉节点放噪电路；所述上拉节点放噪电路与上拉放噪控制端电连接；

第n级移位寄存器单元包括的上拉节点放噪电路与第n+2级移位寄存器单元的栅极驱动信号输出端电连接；n为正整数。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

实施时，所述显示装置包括两个所述栅极驱动电路；所述显示装置还包括多行栅线；

第一个所述栅极驱动电路包括的第n级栅极驱动信号输出端与第2n-1行栅线电连接；

第二个所述栅极驱动电路包括的第n级栅极驱动信号输出端与第2n行栅线电连接；n为正整数。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置增设了输出放噪电路，通过相邻下一级移位寄存器单元反馈的上拉节点的电压，可以将栅极驱动信号输出端输出的栅极驱动信号瞬间拉低，降低栅极驱动信号的下降时间，进而可以减小移位寄存器单元中的输出晶体管的大小，以能够减小goa(gateonarray，设置于阵列基板上的栅极驱动电路)的尺寸，实现窄边框，同时可以提高像素的充电时间，并能够提高goa在高低温信赖性试验中的稳定性，解决闪屏等电学不良。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明所述的移位寄存器单元的一具体实施例的电路图；

图5是本发明所述的移位寄存器单元的该具体实施例的工作时序图；

图6是第一时钟信号clk1、第三时钟信号clk3、第五时钟信号clk5和第七时钟信号clk7的一种实施例的波形图

图7是本发明实施例所述的栅极驱动电路中的四级移位寄存器单元的连接关系示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的移位寄存器单元包括栅极驱动信号输出端output_n和输出放噪电路10；

所述输出放噪电路10分别与相邻下一级上拉节点pu(n+1)、输出时钟信号端clk和所述栅极驱动信号输出端output_n电连接，用于在相邻下一级上拉节点pu(n+1)的电位的控制下，控制所述栅极驱动信号输出端output_n和所述输出时钟信号端clk之间连通；

所述输出时钟信号端clk用于提供输出时钟信号。

本发明实施例所述的移位寄存器单元增设了输出放噪电路10，通过相邻下一级移位寄存器单元反馈的上拉节点的电压，可以将栅极驱动信号输出端output_n输出的栅极驱动信号瞬间拉低，降低栅极驱动信号的下降时间tf，进而可以减小移位寄存器单元中的输出晶体管(该输出晶体管的控制极与本级上拉节点电连接，该输出晶体管的第一极与输出时钟信号端电连接，该输出晶体管的第二极与栅极驱动信号输出端电连接)的大小，以能够减小goa(gateonarray，设置于阵列基板上的栅极驱动电路)的尺寸，实现窄边框，同时可以提高像素的充电时间，最重要的是可以提高goa在高低温信赖性试验中的稳定性，解决闪屏等电学不良。

在具体实施时，由于本发明实施例所述的移位寄存器单元能够减小栅极驱动信号的下降时间，因此能够适当增加栅极驱动信号打开相应的栅线和数据线提供给相应像素的数据电压的交叠时间，因而能够提升充电时间。

在相关技术中，由于在高低温信赖性测试中，栅极驱动信号的下降时间tf会变大，会引起串扰，从而造成闪屏等电学不良，而本发明实施例所述的移位寄存器单元能够减小tf，故而能够提高goa在高低温信赖性试验中的稳定性，解决闪屏等电学不良。

在优选情况下，如图2所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元s0还可以包括上拉放噪端和上拉节点放噪电路20；

所述上拉节点放噪电路20分别与上拉放噪控制端、本级上拉节点pu(n)和放噪电压端vf电连接，用于在所述上拉放噪控制端提供的上拉放噪控制信号的控制下，控制所述本级上拉节点pu(n)和所述放噪电压端vf之间连通；

第n级移位寄存器单元的上拉放噪控制端与第n+2级移位寄存器单元的栅极驱动信号输出端output_n+2电连接，n为正整数。

在具体实施时，所述放噪电压端可以为低电平端或地端，但不以此为限。

本发明实施例所述的移位寄存器单元通过将第n级移位寄存器单元的上拉放噪控制端与第n+2级移位寄存器单元的栅极驱动信号输出端output_n+2电连接，从而对本级上拉节点pu(n)的电位进行延迟放噪，这样可以通过输出时钟信号自身的低电位对output_n进行重复的放电拉低。

具体的，所述输出放噪电路可以包括输出放噪晶体管；

所述输出放噪晶体管的控制极与所述相邻下一级上拉节点电连接，所述输出放噪晶体管的第一极与所述输出时钟信号端电连接，所述输出放噪晶体管的第二极与所述栅极驱动信号输出端电连接。

具体的，所述上拉节点放噪电路可以包括上拉节点放噪晶体管；

所述上拉节点放噪晶体管的控制极与所述上拉放噪控制端电连接，所述上拉节点放噪晶体管的第一极与所述本级上拉节点电连接，所述上拉节点放噪晶体管的第二极与所述放噪电压端电连接。

在具体实施时，在图2所示的移位寄存器单元的实施例的基础上，如图3所示，本发明实施例所述的移位寄存器单元还可以包括上拉节点控制电路31、储能电路32、下拉节点控制电路33和输出电路34，其中，

所述上拉节点控制电路31分别与输入端input、第一电平端vt1、第二电平端vt2、本级上拉节点pu(n)和下拉节点pd电连接，用于在输入端input提供的输入信号的控制下，控制所述本级上拉节点pu(n)与所述第一电平端vt1之间连通，并用于在所述下拉节点pd的电位的控制下，控制所述本级上拉节点pu(n)与所述第二电平端vt2之间连通；

所述储能电路32的第一端与所述本级上拉节点pu(n)电连接，所述储能电路32的第二端与所述栅极驱动信号输出端output_n电连接，用于存储电压；

所述下拉节点控制电路33分别与所述本级上拉节点pu(n)和所述下拉节点电连接，用于在所述本级上拉节点pu(n)的电位的控制下，控制所述下拉节点pd的电位；

所述输出电路34分别与所述本级上拉节点pu(n)、所述下拉节点pd、复位端rst、所述栅极驱动信号输出端output_n、所述输出时钟信号端clk和第二电平端vt2电连接，用于在所述本级上拉节点pu(n)的电位的控制下，控制所述栅极驱动信号输出端output_n与所述输出时钟信号端clk之间连通，并用于在所述下拉节点pd的电位的控制下，控制所述栅极驱动信号输出端output_n与所述第二电平端vt2之间连通，用于在所述复位端rst提供的输出复位信号的控制下，控制所述栅极驱动信号输出端output_n与所述第二电平端vt2之间连通；

所述输出时钟信号端clk用于提供输出时钟信号。

在具体实施时，所述第一电平端vt1可以为高电平端，所述第二电平端vt2可以为低电平端，但不以此为限。

本发明如图3所示的移位寄存器单元在工作时，上拉节点控制电路31与上拉节点放噪电路20一起控制本级上拉节点pu(n)的电位，下拉节点控制电路33根据本级上拉节点pu(n)的电位，控制下拉节点pd(n)的电位，输出电路34在所述本级上拉节点pu(n)的电位、所述下拉节点pd的电位和复位端rst提供的输出复位信号的控制下，控制通过栅极驱动信号输出端output_n输出栅极驱动信号。

在具体实施时，第b级移位寄存器单元的输入端可以与第b-2级移位寄存器单元的栅极驱动信号输出端电连接，但不以此为限；

b为大于2的整数。

具体的，所述上拉节点控制电路可以包括输入晶体管和上拉节点控制晶体管；

所述输入晶体管的控制极与所述输入端电连接，所述输入晶体管的第一极与所述第一电平端电连接，所述输入晶体管的第二极与所述本级上拉节点电连接；

所述上拉节点控制晶体管的控制极与所述下拉节点电连接，所述上拉节点控制晶体管的第一极与所述本级上拉节点电连接，所述上拉节点控制晶体管的第二极与所述第二电平端电连接；

所述储能电路可以包括存储电容，所述存储电容的第一端为所述储能电路的第一端，所述存储电容的第二端为所述储能电路的第二端；

所述下拉节点控制电路可以包括第一下拉节点控制晶体管和第二下拉节点控制晶体管；

所述第一下拉节点控制晶体管的控制极和所述第一下拉节点控制晶体管的第一极与电源电压端电连接，所述第一下拉节点控制晶体管的第二极与所述下拉节点电连接；

所述第二下拉节点控制晶体管的控制极与所述本级上拉节点电连接，所述第二下拉节点控制晶体管的第一极与所述下拉节点电连接，所述第二下拉节点控制晶体管的第二极与第二电平端电连接。

具体的，所述输出电路可以包括输出晶体管、输出下拉晶体管和输出复位晶体管，其中，

所述输出晶体管的控制极与所述本级上拉节点电连接，所述输出晶体管的第一极与所述输出时钟信号端电连接，所述输出晶体管的第二极与所述栅极驱动信号输出端电连接；

所述输出下拉晶体管的控制极与所述下拉节点电连接，所述输出下拉晶体管的第一极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二极与所述第二电平端电连接；

所述输出复位晶体管的控制极与所述复位端电连接，所述输出复位晶体管的第一极与所述栅极驱动信号输出端电连接，所述输出复位晶体管的第二极与所述第二电平端电连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图4所示，本发明所述的移位寄存器单元的一具体实施例包括栅极驱动信号输出端output_n、输出放噪电路10、上拉放噪端、上拉节点放噪电路20、上拉节点控制电路、储能电路、下拉节点控制电路和输出电路，其中，

本发明图4所示的移位寄存器单元的具体实施例可以为栅极驱动电路包括的第n级移位寄存器单元，n为正整数；

所述输出放噪电路10包括输出放噪晶体管m9；

所述输出放噪晶体管m9的栅极与所述相邻下一级上拉节点pu(n+1)电连接，所述输出放噪晶体管m9的漏极与所述输出时钟信号端clk电连接，所述输出放噪晶体管m9的源极与所述栅极驱动信号输出端output_n电连接；

所述上拉节点放噪电路包括上拉节点放噪晶体管m2；

所述上拉节点放噪晶体管m2的栅极与第n+2级移位寄存器单元的栅极驱动信号输出端output_n+2电连接，所述上拉节点放噪晶体管m2的漏极与所述本级上拉节点pu(n)电连接，所述上拉节点放噪晶体管m2的源极与低电平端电连接；所述低电平端用于提供低电平vgl；

所述上拉节点控制电路包括输入晶体管m1和上拉节点控制晶体管m7；

所述输入晶体管m1的栅极与输入端input电连接，所述输入晶体管m1的漏极与高电平端电连接，所述输入晶体管m1的源极与所述本级上拉节点pu(n)电连接；所述高电平端用于提供高电平vgh；

所述上拉节点控制晶体管m7的栅极与所述下拉节点pd电连接，所述上拉节点控制晶体管m7的漏极与所述本级上拉节点pu(n)电连接，所述上拉节点控制晶体管m7的源极与所述低电平端电连接；

所述储能电路包括存储电容c；

所述存储电容c的第一端与所述本级上拉节点pu(n)电连接，所述存储电容c的第二端与所述栅极驱动信号输出端output_n电连接；

所述下拉节点控制电路包括第一下拉节点控制晶体管m5和第二下拉节点控制晶体管m6；

所述第一下拉节点控制晶体管m5的栅极和所述第一下拉节点控制晶体管m5的漏极与电源电压端电连接，所述第一下拉节点控制晶体管m5的源极与所述下拉节点pd电连接；所述电源电压端用于提供电源电压vdd；

所述第二下拉节点控制晶体管m6的栅极与所述本级上拉节点pu(n)电连接，所述第二下拉节点控制晶体管m6的漏极与所述下拉节点pd电连接，所述第二下拉节点控制晶体管m6的源极与所述低电平端电连接；

所述输出电路包括输出晶体管m3、输出下拉晶体管m8和输出复位晶体管m4，其中，

所述输出晶体管m3的栅极与所述本级上拉节点pu(n)电连接，所述输出晶体管m3的漏极与所述输出时钟信号端clk电连接，所述输出晶体管m3的源极与所述栅极驱动信号输出端output_n电连接；

所述输出下拉晶体管m8的栅极与所述下拉节点pd电连接，所述输出下拉晶体管m8的漏极与所述栅极驱动信号输出端output_n电连接，所述输出下拉晶体管m8的源极与所述低电平端电连接；

所述输出复位晶体管m4的栅极与所述复位端rst电连接，所述输出复位晶体管m4的漏极与所述栅极驱动信号输出端output电连接，所述输出复位晶体管m4的源极与所述低电平端电连接。

在图4所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在图4所示的移位寄存器单元的具体实施例中，input与第n-2级移位寄存器单元的栅极驱动信号输出端电连接，但不以此为限。

在相关技术中，不设置有m9，当输出时钟信号的占空比等于50％时，不能及时通过m3对output_n输出的栅极驱动信号及时放电，而本发明所述的移位寄存器单元的具体实施例能够通过m9减小所述栅极驱动信号的下降时间tf，使得能够及时对该栅极驱动信号进行放电，因此在输出时钟信号的占空比等于50％时也可以正常工作。

如图5所示，假设图4所示的第n级移位寄存器单元采用的输出时钟信号为第一时钟信号clk1，第n+1级移位器单元采用的输出时钟信号为第三时钟信号clk3；

本发明所述的移位寄存器单元的该具体实施例在工作时，

在第一时间段t1，clk1为低电平，input提供高电平，m1导通，vgh通过m1给c充电，使得pu(n)的电位拉高，pu(n)的电位变为高电平，使得m6导通，以将pd的电位拉低为低电平，使得m7和m8关断；

在第二时间段t2，input提供低电平，clk1为高电平，m1关断，pu(n)的电位继续保持为高电位，m3开启，pu(n)的电位由于自举效应提升上拉节点pu(n)的电压，output_n输出高电平，此时pu(n)的电位为高电平，m6仍导通，pd的电位保持为低电平，从而m7和m8保持关断；

在第三时间段t3，clk1和clk3都为高电平，pu(n+1)的电位由于自举效应也被抬高，此时pu(n+1)向第n级移位寄存器单元反馈高电平，此时可以加强output_n输出的栅极驱动信号，达到保持pu(n)的电位的作用；

在第四时间段t4，clk1为低电平，pu自举效应消失，此时pu(n+1)仍然处于自举拉升状态，将output_n输出的栅极驱动信号拉低至vgl，对于占空比非50％的goa时序来说可以减小栅极驱动信号的下降沿tf，由于output(n)输出的栅极驱动信号的电位变为低电平vgl后，pu(n+1)的电位仍然保持自举拉升状态，对output_n输出的栅极驱动信号起到持续放噪的作用，增强goa工作的稳定性。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

输出放噪电路在相邻下一级上拉节点的电位的控制下，控制导通或断开所述栅极驱动信号输出端和所述输出时钟信号端之间的连接。

本发明实施例所述的移位寄存器单元的驱动方法通过输出放噪电路，通过相邻下一级移位寄存器单元反馈的上拉节点的电压，可以将栅极驱动信号输出端输出的栅极驱动信号瞬间拉低，降低栅极驱动信号的下降时间tf，进而可以减小移位寄存器单元中的输出晶体管(该输出晶体管的控制极与本级上拉节点电连接，该输出晶体管的第一极与输出时钟信号端电连接，该输出晶体管的第二极与栅极驱动信号输出端电连接)的大小，以能够减小goa(gateonarray，设置于阵列基板上的栅极驱动电路)的尺寸，实现窄边框，同时可以提高像素的充电时间，最重要的是可以提高goa在高低温信赖性试验中的稳定性，解决闪屏等电学不良。

优选的，所述移位寄存器单元还可以包括上拉放噪端和上拉节点放噪电路；所述移位寄存器单元的驱动方法还包括：

所述上拉节点放噪电路分在所述上拉放噪控制端提供的上拉放噪控制信号的控制下，控制导通或断开所述本级上拉节点和所述放噪电压端之间的连接。

本发明实施例所述的移位寄存器单元的驱动方法能够对本级上拉节点的电位进行延迟放噪，这样可以通过输出时钟信号自身的低电位对栅极驱动信号进行重复的放电拉低。

本发明实施例所述的栅极驱动电路包括上述的移位寄存器单元；

所述移位寄存器单元与相邻下一级移位寄存器单元中的本级上拉节点电连接，所述相邻下一级移位寄存器单元中的本级上拉节点为相邻下一级上拉节点。

具体的，所述移位寄存器单元还可以包括上拉节点放噪电路；所述上拉节点放噪电路与上拉放噪控制端电连接；

第n级移位寄存器单元包括的上拉节点放噪电路与第n+2级移位寄存器单元的栅极驱动信号输出端电连接；n为正整数。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

在具体实施时，所述显示装置可以包括两个所述栅极驱动电路；所述显示装置还包括多行栅线；

第一个所述栅极驱动电路包括的第n级栅极驱动信号输出端与第2n-1行栅线电连接；

第二个所述栅极驱动电路包括的第n级栅极驱动信号输出端与第2n行栅线电连接；n为正整数。

在本发明实施例中，所述显示装置可以包括两个栅极驱动电路；

第一个所述栅极驱动电路可以为奇数行栅线提供栅极驱动信号，第二个所述栅极驱动电路可以为偶数行栅线提供栅极驱动信号；

也即，第一个栅极驱动电路包括的第一级移位寄存器单元的栅极驱动信号输出端可以与第一行栅线电连接，第一个栅极驱动电路包括的第二级移位寄存器单元的栅极驱动信号输出端与第三行栅线电连接，第一个栅极驱动电路包括的第三级移位寄存器单元的栅极驱动信号输出端与第五行栅线电连接，第一个栅极驱动电路包括的第四级移位寄存器单元的栅极驱动信号输出端与第七行栅线电连接；

第二个栅极驱动电路包括的第一级移位寄存器单元的栅极驱动信号输出端可以与第二行栅线电连接，第一个栅极驱动电路包括的第二级移位寄存器单元的栅极驱动信号输出端与第四行栅线电连接，第一个栅极驱动电路包括的第三级移位寄存器单元的栅极驱动信号输出端与第六行栅线电连接，第一个栅极驱动电路包括的第四级移位寄存器单元的栅极驱动信号输出端与第八行栅线电连接；

在具体实施时，第一个栅极驱动电路、第二个栅极驱动电路和以上各行栅线可以设置于显示基板上；

第一个栅极驱动电路可以设置于显示基板的左侧，第二个栅极驱动电路可以设置于显示基板的右侧；或者，第一个栅极驱动电路可以设置于显示基板的右侧，第二个栅极驱动电路可以设置于显示基板的左侧。

在具体实施时，第一个栅极驱动电路包括的第4a-3级移位寄存器单元接入的输出时钟信号可以为第一时钟信号clk1，第一个栅极驱动电路包括的第4a-2级移位寄存器单元接入的输出时钟信号可以为第三时钟信号clk3，第一个栅极驱动电路包括的第4a-1级移位寄存器单元接入的输出时钟信号可以为第五时钟信号clk5，第一个栅极驱动电路包括的第4a级移位寄存器单元接入的输出时钟信号可以为第七时钟信号clk7；a为正整数；

第二个栅极驱动电路包括的第4a-3级移位寄存器单元接入的输出时钟信号可以为第二时钟信号clk2，第二个栅极驱动电路包括的第4a-2级移位寄存器单元接入的输出时钟信号可以为第四时钟信号clk4，第二个栅极驱动电路包括的第4a-1级移位寄存器单元接入的输出时钟信号可以为第六时钟信号clk6，第二个栅极驱动电路包括的第4a级移位寄存器单元接入的输出时钟信号可以为第八时钟信号clk8；

图6是clk1、clk3、clk5和clk7的一种实施例的波形图。

图7示出了本发明实施例所述的栅极驱动电路包括的第n级移位寄存器单元sn、第n+1级移位寄存器单元sn+1、第n+2级移位寄存器单元sn+2和第n+3级移位寄存器单元sn+3；n是正整数；

在图7中，标号为input的为输入端，标号为res的为上拉放噪复位端；

在图7中，标号为output_n的为sn的栅极驱动信号输出端，标号为output_n+1的为sn+1的栅极驱动信号输出端，标号为output_n+2的为sn+2的栅极驱动信号输出端，标号为output_n+3的为sn+3的栅极驱动信号输出端；pu(n)为sn中的上拉节点，pu(n+1)为sn+1中的上拉节点，pu(n+2)为sn+2中的上拉节点，pu(n+3)为sn+3中的上拉节点；

sn与pu(n+1)电连接，sn+1与pu(n+2)电连接，sn+2与pu(n+3)电连接；

sn的上拉放噪控制端与output_n+2电连接，sn+1的上拉放噪控制端与output_n+3电连接；

sn+2的输入端与output_n电连接，sn+3的输入端与output_n+1电连接；

并在图7所示的实施例中，n等于1，sn的输入端接入第一起始信号stv1，sn+1的输入端接入第二起始信号stv3；

在图7所示的实施例中，n也可以为其他不等于1的正整数；

在图7中，clk为输出时钟信号端，vgh为高电平，vgl为低电平，vss为低电压；

在图7中，sn的输出时钟信号端接入第一时钟信号clk1，sn+1的输出时钟信号端接入第三时钟信号clk3，sn+2的输出时钟信号端接入第五时钟信号clk5，sn+3的输出时钟信号端接入第七时钟信号clk7，但不以此为限。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。