移位寄存器单元、栅极驱动电路和显示设备的制作方法

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示设备。

背景技术：

相关技术中，goa(gateonarray，阵列基板行驱动)技术为集成在阵列基板的栅极驱动技术，用于实现移位寄存器的功能。goa技术减少了栅极驱动ic(芯片)，节省了材料成本和生产工艺成本，实现了显示装置的窄边框或无边框。因此，显示装置的显示面板广泛采用goa技术。

对于goa栅极驱动器结构的显示面板，当goa驱动能力不足时往往会导致水平条状的画面不均现象，即导致水平block不良。例如，对于大尺寸goa显示产品，随着尺寸越来越大，对goa栅极驱动器的驱动能力要求也越大，当工艺发生较大波动时，goa栅极驱动器中的上拉节点的电压保持能力不足，会导致输出信号会出现延迟较大的情况，产生水平block不良。

技术实现要素：

本发明提供一种移位寄存器单元、栅极驱动电路和显示设备，以解决相关技术中的不足。

根据本发明实施例的第一方面，提供一种移位寄存器单元，包括：输入电路、复位电路、进复位电路与输出电路；

所述输入电路的第一端与上拉节点连接，用于对所述上拉节点充电；

所述复位电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行复位；

所述进复位电路的控制端与所述上拉节点连接，所述进复位电路的第一端用于输出进位信号或第一复位信号；

所述输出电路的控制端与所述上拉节点连接，所述输出电路的第一端用于在所述上拉节点的电位与下拉节点的电位的控制下输出栅极驱动信号；

所述复位电路包括第一晶体管与防漏电模块，所述防漏电模块的第一端与所述上拉节点连接，所述防漏电模块的第二端与所述第一晶体管的第一端连接，用于减小所述第一晶体管的漏电流，所述第一晶体管的第二端与第一低压电源信号线连接，所述第一晶体管的控制端用于接收第二复位信号。

在一个实施例中，所述防漏电模块包括第二晶体管；所述第二晶体管的第一端与所述上拉节点连接，所述第二晶体管的第二端与所述第一晶体管的第一端连接，所述第二晶体管的控制端与所述第一晶体管的控制端连接，或者，所述第二晶体管的控制端用于接收第一起始信号。

在一个实施例中，所述第一晶体管为n型晶体管，所述第一晶体管的第一端为漏极，所述第一晶体管的第二端为源极，所述第一晶体管的控制端为栅极；

所述第二晶体管为n型晶体管，所述第二晶体管的第一端为漏极，所述第二晶体管的第二端为源极，所述第二晶体管的控制端为栅极。

在一个实施例中，所述输入电路包括第三晶体管，所述第三晶体管的第一端用于接收输入信号，所述第三晶体管的第二端为所述输入电路的第一端，所述第三晶体管的控制端与所述第三晶体管的第一端连接。

在一个实施例中，所述进复位电路包括第四晶体管，所述第四晶体管的第一端与时钟信号线连接，所述第四晶体管的第二端为所述进复位电路的第一端，所述第四晶体管的控制端为所述进复位电路的控制端。

在一个实施例中，所述输出电路包括第五晶体管与存储电容，所述第五晶体管的第一端与时钟信号线连接，所述第五晶体管的控制端为所述输出电路的控制端，所述第五晶体管的第二端为所述输出电路的第一端；所述存储电容串联在所述第五晶体管的控制端与所述第五晶体管的第二端之间。

在一个实施例中，所述的移位寄存器单元，还包括帧前放电电路，所述帧前放电电路的第一端与所述上拉节点连接，所述帧前放电电路的第二端与所述第一低压电源信号线连接，所述帧前放电电路的控制端用于接收第二起始信号。

在一个实施例中，所述的移位寄存器单元，还包括帧前放电电路，所述帧前放电电路的第一端与所述上拉节点连接，所述帧前放电电路的第二端与所述第一低压电源信号线连接，所述帧前放电电路的控制端用于接收第二起始信号。

在一个实施例中，所述的移位寄存器单元，还包括第一降噪电路，所述第一降噪电路的第一端与所述上拉节点连接，用于对所述上拉节点的电位进行下拉降噪。

在一个实施例中，所述第一降噪电路包括第一下拉控制电路、第二下拉控制电路、第一下拉电路、第二下拉电路与第三下拉电路；

所述第一下拉控制电路的第一端与第一下拉控制节点连接，用于控制所述第一下拉控制节点的电位与第一下拉节点的电位；

所述第二下拉控制电路的第一端与第二下拉控制节点连接，用于控制所述第二下拉控制节点的电位与第二下拉节点的电位；

所述第一下拉电路的第一端与所述第一下拉节点连接，所述第一下拉电路的第二端与所述第二下拉节点连接，所述第一下拉电路的第三端与所述上拉节点连接；

所述第二下拉电路的第一端与所述上拉节点连接，所述第二下拉电路的第二端与所述第一下拉节点连接；

所述第三下拉电路的第一端与所述上拉节点连接，所述第三下拉电路的第二端与所述第二下拉节点连接。

在一个实施例中，所述一下拉控制电路包括第七晶体管与第八晶体管，所述第七晶体管的第一端与第一电源电压信号线连接，所述第七晶体管的第二端与所述第一下拉控制节点连接，所述第七晶体管的控制端与所述第七晶体管的第一端连接；所述第八晶体管的第一端与所述第七晶体管的第一端连接，所述第八晶体管的第二端与所述第一下拉节点连接，所述第八晶体管的控制端与所述第一下拉控制节点连接。所述第二下拉控制电路包括第九晶体管与第十晶体管，所述第九晶体管的第一端与第二电源电压信号线连接，所述第九晶体管的第二端与所述第二下拉控制节点连接，所述第九晶体管的控制端与所述第九晶体管的第一端连接，所述第十晶体管的第一端与所述第九晶体管的第一端连接，所述第十晶体管的第二端与所述第二下拉节点连接，所述第十晶体管的控制端与所述第二下拉控制节点连接。所述第一下拉电路包括第十一晶体管与第十二晶体管，所述第十一晶体管的第一端与所述上拉节点连接，所述第十一晶体管的第二端与所述第一低压电源信号线连接，所述第十一晶体管的控制端与所述第一下拉节点连接，所述第十二晶体管的第一端与所述上拉节点连接，所述第十二晶体管的第二端与所述第一低压电源信号线连接，所述第十二晶体管的控制端与所述第二下拉节点连接。所述第二下拉电路包括第十三晶体管与第十四晶体管，所述第十三晶体管的第一端与所述第一下拉控制节点连接，所述第十三晶体管的第二端与所述第一低压电源信号线连接，所述第十三晶体管的控制端与所述上拉节点连接，所述第十四晶体管的第一端与所述第一下拉节点连接，所述第十四晶体管的第二端与所述第一低压电源信号线连接，所述第十四晶体管的控制端与所述上拉节点连接。所述第三下拉电路包括第十五晶体管与第十六晶体管，所述第十五晶体管的第一端与所述第二下拉控制节点连接，所述第十五晶体管的第二端与所述第一低压电源信号线连接，所述第十五晶体管的控制端与所述上拉节点连接，所述第十六晶体管的第一端与所述第二下拉节点连接，所述第十六晶体管的第二端与所述第一低压电源信号线连接，所述第十六晶体管的控制端与所述上拉节点连接。

在一个实施例中，所述的移位寄存器单元，还包括第二降噪电路与第三降噪电路；所述第二降噪电路的第一端与所述第一下拉节点连接，所述第二降噪电路的第二端与所述第二下拉节点连接，所述第二降噪电路的第三端与所述进复位电路的第一端连接，用于对所述进复位电路进行降噪；所述第三降噪电路的第一端与所述二下拉节点连接，所述第三降噪电路的第二端与所述第一下拉节点连接，所述第三降噪电路的第三端与所述输出电路的第一端连接，用于对所述输出电路进行降噪。

在一个实施例中，所述第二降噪电路包括第十七晶体管与第十八晶体管，所述第十七晶体管的第一端与所述进复位电路的第一端连接，所述第十七晶体管的第二端与所述第一低压电源信号线连接，所述第十七晶体管的控制端与所述第一下拉节点连接，所述第十八晶体管的第一端与所述进复位电路的第一端连接，所述第十八晶体管的第二端与所述第一低压电源信号线连接，所述第十八晶体管的控制端与所述第二下拉节点连接。所述第三降噪电路包括第十九晶体管与第二十晶体管，所述第十九晶体管的第一端与所述输出电路的第一端连接，所述第十九晶体管的第二端与第二低压电源信号线连接，所述第十九晶体管的控制端与所述第二下拉节点连接，所述第二十晶体管的第一端与所述输出电路的第一端连接，所述第二十晶体管的第二端与所述第二低压电源信号线连接，所述第二十晶体管的控制端与所述第一下拉节点连接。

根据本发明实施例的第二方面，提供一种栅极驱动电路，包括多个级联的移位寄存器单元，所述移位寄存器单元为上述的移位寄存器单元；所述多个级联的移位寄存器单元包括第n-k级移位寄存器单元、第n级移位寄存器单元与第n+m级移位寄存器单元，所述第n级移位寄存器单元的所述输入电路的第二端用于接收所述第n-k级移位寄存器单元的进复位电路输出的进位信号，和/或，所述第n级移位寄存器单元的所述复位电路的第一晶体管的控制端用于接收所述第n+m级移位寄存器单元的所述进复位电路输出的第一复位信号，n为大于1的整数，k为大于或者等于1的整数，m为大于或者等于1的整数。

根据本发明实施例的第三方面，提供一种显示设备，包括上述的栅极驱动电路。

根据上述实施例可知，由于复位电路包括防漏电模块与第一晶体管，防漏电模块的第一端与上拉节点连接，防漏电模块的第二端与第一晶体管的第一端连接，防漏电模块可以减小所述第一晶体管的漏电流，这样，可以提高上拉节点的电压保持能力，减小移位寄存器单元输出的栅极驱动信号的时延，减弱水平条状的画面不均现象。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

图1是根据相关技术提供的一种水平条状的画面不均现象的示意图；

图2是根据相关技术提供的一种栅极驱动信号随时间变化的示意图；

图3是根据相关技术提供的一种上拉节点电压信号随时间变化的示意图；

图4是根据相关技术提供的一种水平条状的画面不均现象减弱的示意图；

图5是根据本发明实施例示出的一种移位寄存器单元的结构示意图；

图6是根据本发明实施例示出的一种i-v曲线的结构示意图；

图7是根据发明实施例示出的一种上拉节点电压信号随时间变化的示意图；

图8是根据发明实施例示出的一种进位信号随时间变化的示意图；

图9是根据发明实施例示出的一种栅极驱动信号随时间变化的示意图；

图10是根据本发明实施例示出的另一种移位寄存器单元的结构示意图；

图11是根据本发明实施例示出的一组驱动移位寄存器单元工作的信号时序图；

图12是根据本发明实施例示出的一种栅极驱动电路的结构示意图；

图13是根据本发明实施例示出的另一种栅极驱动电路的结构示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

相关技术中，当goa栅极驱动器驱动能力不足时会导致如图1所示的水平条状的画面不均现象，发明人通过对上述现象的解析发现，导致上述现象的直接原因是goa栅极驱动器中输出的栅极驱动信号延迟较大，具体请参见图2，曲线21是不会引起上述现象的栅极驱动信号，曲线22是引起上述现象的栅极驱动信号，曲线23是将goa栅极驱动器中的复位晶体管进行切割后goa栅极驱动器输出的栅极驱动信号，与曲线21比较接近，可以减弱上述现象。其中，上述的复位晶体管用于对goa栅极驱动器中的上拉节点的电位进行复位，复位晶体管被切割后尺寸变小，具体是宽度变小。

发明人经研究发现，导致栅极驱动信号延迟较大的根本原因是上拉节点的电压保持能力不足，具体如图3所示，曲线31是不会引起上述现象的上拉节点电压信号，曲线32是引起上述现象的上拉节点电压信号，曲线33是将goa栅极驱动器中的复位晶体管进行切割后上拉节点电压信号。曲线33与曲线31比较接近，可见，将复位晶体管的尺寸减小可以明显提升上拉节点的电压保持能力，特别是在最后的1h的时间内，同时，栅极驱动信号延迟明显减小，图3中方框34所框出的时段为上述的最后的1h的时间，1h为数据线对应给一行像素充电的高电平时间。

复位晶体管的尺寸减小后，水平条状的画面不均现象明显减弱，具体请见图4。因此，发明人研究发现，提升上拉节点的电压保持能力是减弱水平条状的画面不均现象的重要途径。然而，减小复位晶体管的尺寸会影响对上拉节点的电位复位功能。因此，如何既不影响复位晶体管对上拉节点的电位复位功能，又可以减弱水平条状的画面不均现象，是需要解决的一个技术问题。

为解决上述技术问题，本发明实施例提供一种移位寄存器单元、栅极驱动电路和显示设备，可以提高上拉节点的电压保持能力，减小移位寄存器单元输出的栅极驱动信号的时延，减弱水平条状的画面不均现象，还可以增大工艺波动范围，减小受工艺波动的影响。

本发明实施例提供一种移位寄存器单元。如图5与图10所示，该移位寄存器单元包括输入电路51、复位电路52、进复位电路53与输出电路54。

如图5与图10所示，输入电路51的第一端与上拉节点pu连接，用于对上拉节点pu充电。复位电路52的第一端与上拉节点pu连接，用于对上拉节点pu的电位进行复位。进复位电路53的控制端与上拉节点pu连接，进复位电路53的第一端用于输出进位信号或第一复位信号。输出电路54的控制端与上拉节点pu连接，输出电路54的第一端output用于在上拉节点pu的电位与下拉节点pd1、pd2的电位的控制下输出栅极驱动信号。

如图5与图10所示，复位电路52包括第一晶体管m1与防漏电模块521，防漏电模块521的第一端与上拉节点pu连接，防漏电模块521的第二端与第一晶体管m1的第一端连接，用于减小第一晶体管m1的漏电流，第一晶体管m1的第二端与第一低压电源信号线lvss连接，第一晶体管m1的控制端用于接收第二复位信号。

本实施例中，由于复位电路包括防漏电模块与第一晶体管，防漏电模块的第一端与上拉节点连接，防漏电模块的第二端与第一晶体管的第一端连接，防漏电模块可以减小第一晶体管的漏电流，这样，可以提高上拉节点的电压保持能力，减小移位寄存器单元输出的栅极驱动信号的时延，减弱水平条状的画面不均现象，还可以增大工艺波动范围，减小受工艺波动的影响。

以上简要介绍了本发明实施例提供的移位寄存器单元。下面对本发明实施例提供的移位寄存器单元进行详细介绍。

本发明实施例还提供另一种移位寄存器单元。如图5所示，该移位寄存器单元包括输入电路51、复位电路52、进复位电路53、输出电路54、帧前放电电路55、第一降噪电路56、第二降噪电路57与第三降噪电路58。

如图5所示，输入电路51的第一端与上拉节点pu连接，输入电路51的第二端input用于接收输入信号，输入电路51用于在输入信号的控制下对上拉节点pu充电。

如图5所示，输入电路51包括第三晶体管m3，第三晶体管m3的第一端用于接收输入信号，第三晶体管m3的第二端为输入电路51的第一端，第三晶体管m3的控制端与第三晶体管m3的第一端连接。在本实施例中，m3为n型晶体管，第三晶体管m3的第一端为漏极，第三晶体管m3的第二端为源极，第三晶体管m3的控制端为栅极。

如图5所示，复位电路52的第一端与上拉节点pu连接，复位电路52的第二端rst1用于接收第二复位信号，复位电路52用于在第二复位信号的控制下对上拉节点pu的电位进行复位。

如图5所示，复位电路52包括第一晶体管m1与防漏电模块521，防漏电模块521的第一端与上拉节点pu连接，防漏电模块521的第二端与第一晶体管m1的第一端连接，用于减小第一晶体管m1的漏电流。

如图5所示，防漏电模块521包括第二晶体管m2。第二晶体管m2的第一端与上拉节点pu连接，第二晶体管m2的第二端与第一晶体管m1的第一端连接，第二晶体管m2的控制端与第一晶体管m1的控制端连接。第一晶体管m1的控制端与第二晶体管m2的控制端并接后用于接收第二复位信号。当然，在另一个实施例中，防漏电模块521还可以包括串联的两个第二晶体管m2、三个第二晶体管m2，或者更多个第二晶体管m2。也就是，防漏电模块521中，第二晶体管m2的数目为n，n为正整数。

当复位电路52的第二端rst1接收第二复位信号后，第一晶体管m1与第二晶体管m2导通，上拉节点pu的电位复位，例如，上拉节点pu的电位复位后可与第一低压电源信号线lvss的电位相同或基本相同，但不限于此。

在本实施例中，第一晶体管管m1为n型晶体管，第一晶体管管m1的第一端为漏极，第一晶体管管m1的第二端为源极，第一晶体管管m1的控制端为栅极。第二晶体管m2为n型晶体管，第二晶体管m2的第一端为漏极，第二晶体管m2的第二端为源极，第二晶体管m2的控制端为栅极。当然，在实际应用时，第一晶体管管与第二晶体管的类型不限于此，例如，也可以是p型晶体管。另外，本文中的所有晶体管可以全是p型晶体管，或者部分晶体管可以是p型晶体管，但不限于此。

如图5所示，进复位电路53的控制端与上拉节点pu连接，进复位电路53的第一端oc用于输出进位信号或第一复位信号。例如，当进复位电路53的第一端oc与其他其他移位寄存器单元的输入电路51的第二端input连接时，进复位电路53的第一端oc用于输出进位信号，以作为其他移位寄存器单元的输入信号。当进复位电路53的第一端oc与其他移位寄存器单元的复位电路52的第二端rst1连接时，进复位电路53的第一端oc用于输出第一复位信号，以作为其他移位寄存器单元的复位电路52的第二复位信号。

如图5所示，进复位电路53包括第四晶体管m4，第四晶体管m4的第一端与时钟信号线clk连接，第四晶体管m4的第二端为进复位电路53的第一端，第四晶体管m4的控制端为进复位电路的控制端。

在本实施例中，第四晶体管m4为n型晶体管。第四晶体管m4的第一端为漏极，第四晶体管m4的第二端为源极，第四晶体管m4的控制端为栅极。

如图5所示，输出电路54的控制端与上拉节点pu连接，输出电路54的第一端output用于在上拉节点pu的电位与下拉节点pd1、pd2的电位的控制下输出栅极驱动信号。

如图5所示，输出电路54包括第五晶体管m5与存储电容c，第五晶体管m5的第一端与时钟信号线clk连接，第五晶体管m5的控制端为输出电路54的控制端，第五晶体管m5的第二端为输出电路的第一端output。存储电容c串联在第五晶体管output的控制端与第五晶体管output的第二端之间。

在本实施例中，第五晶体管m5为n型晶体管。第五晶体管m5的第一端为漏极，第五晶体管m5的第二端为源极，第五晶体管m5的控制端为栅极。

如图5所示，帧前放电电路55的第一端与上拉节点pu连接，帧前放电电路55的第二端与第一低压电源信号线lvss连接，帧前放电电路的控制端stv1用于接收第二起始信号。在移位寄存器单元开始工作时，帧前放电电路55接收第二起始信号后，对上拉节点pu进行放电。

如图5所示，帧前放电电路55包括第六晶体管m6，第六晶体管m6的第一端为帧前放电电路55的第一端，第六晶体管m6的第二端为帧前放电电路55的第二端，第六晶体管m6的控制端为帧前放电电路55的控制端。

在本实施例中，第六晶体管m6为n型晶体管。第六晶体管m6的第一端为漏极，第六晶体管m6的第二端为源极，第六晶体管m6的控制端为栅极。

如图5所示，第一降噪电路56的第一端与上拉节点pu连接，用于对上拉节点pu的电位进行下拉降噪。

如图5所示，第一降噪电路56包括第一下拉控制电路561、第二下拉控制电路562、第一下拉电路563、第二下拉电路564与第三下拉电路565。下拉节点包括第一下拉节点pd1与第二下拉节点pd2。

如图5所示，第一下拉控制电路561的第一端与第一下拉控制节点cn1连接，用于控制第一下拉控制节点cn1的电位与第一下拉节点pd1的电位。

如图5所示，一下拉控制电路561包括第七晶体管m7与第八晶体管m8，第七晶体管m7的第一端与第一电源电压信号线vdd1连接，第七晶体管m7的第二端与第一下拉控制节点cn1连接，第七晶体管m7的控制端与第七晶体管m7的第一端连接。第八晶体管m8的第一端与第七晶体管m7的第一端连接，第八晶体管m8的第二端与第一下拉节点pd1连接，第八晶体管m8的控制端与第一下拉控制节点cn1连接。

在本实施例中，第七晶体管m7为n型晶体管，第七晶体管m7的第一端为漏极，第七晶体管m7的第二端为源极，第七晶体管m7的控制端为栅极。第八晶体管m8为n型晶体管，第八晶体管m8的第一端为漏极，第八晶体管m8的第二端为源极，第八晶体管m8的控制端为栅极。

如图5所示，第二下拉控制电路562的第一端与第二下拉控制节点cn2连接，用于控制第二下拉控制节点cn2的电位与第二下拉节点pd2的电位。

如图5所示，第二下拉控制电路562包括第九晶体管m9与第十晶体管m10。第九晶体管m9的第一端与第二电源电压信号线vdd2连接，第九晶体管m9的第二端与第二下拉控制节点cn2连接，第九晶体管m9的控制端与第九晶体管m9的第一端连接，第十晶体管m10的第一端与第九晶体管m9的第一端连接，第十晶体管m10的第二端与第二下拉节点pd2连接，第十晶体管m10的控制端与第二下拉控制节点cn2连接。

在本实施例中，第九晶体管m9为n型晶体管，第九晶体管m9的第一端为漏极，第九晶体管m9的第二端为源极，第九晶体管m9的控制端为栅极。第十晶体管m10为n型晶体管，第十晶体管m10的第一端为漏极，第十晶体管m10的第二端为源极，第十晶体管m10的控制端为栅极。

如图5所示，第一下拉电路563的第一端与第一下拉节点pd1连接，第一下拉电路563的第二端与第二下拉节点pd2连接，第一下拉电路563的第三端与上拉节点pu连接。

如图5所示，第一下拉电路563包括第十一晶体管m11与第十二晶体管m12。第十一晶体管m11的第一端为第一下拉电路563的第三端，且与上拉节点pu连接，第十一晶体管m11的第二端与第一低压电源信号线lvss连接，第十一晶体管m11的控制端与第一下拉节点pd1连接，第十二晶体管m12的第一端连接至第一下拉电路563的第三端，且与上拉节点pu连接，第十二晶体管m12的第二端与第一低压电源信号线lvss连接，第十二晶体管m12的控制端与第二下拉节点pd2连接。

在本实施例中，第十一晶体管m11为n型晶体管，第十一晶体管m11的第一端为漏极，第十一晶体管m11的第二端为源极，第十一晶体管m11的控制端为栅极。第十二晶体管m12为n型晶体管，第十二晶体管m12的第一端为漏极，第十二晶体管m12的第二端为源极，第十二晶体管m12的控制端为栅极。

如图5所示，第二下拉电路564的第一端与上拉节点pu连接，第二下拉电路564的第二端与第一下拉节点pd1连接。

如图5所示，第二下拉电路564包括第十三晶体管m13与第十四晶体管m14。第十三晶体管m13的第一端与第一下拉控制节点cn1连接，第十三晶体管m13的第二端与第一低压电源信号线lvss连接，第十三晶体管m13的控制端与上拉节点pu连接。第十四晶体管m14的第一端与第一下拉节点pd1连接，第十四晶体管m14的第二端与第一低压电源信号线lvss连接，第十四晶体管m14的控制端与上拉节点pu连接。

在本实施例中，第十三晶体管m13为n型晶体管，第十三晶体管m13的第一端为漏极，第十三晶体管m13的第二端为源极，第十三晶体管m13的控制端为栅极。第十四晶体管m14为n型晶体管，第十四晶体管m14的第一端为漏极，第十四晶体管m14的第二端为源极，第十四晶体管m14的控制端为栅极。

如图5所示，第三下拉电路565的第一端与上拉节点pu连接，第三下拉电路565的第二端与第二下拉节点pd2连接。

如图5所示，第三下拉电路565包括第十五晶体管m15与第十六晶体管m16。第十五晶体管m15的第一端与第二下拉控制节点cn2连接，第十五晶体管m15的第二端与第一低压电源信号线lvss连接，第十五晶体管m15的控制端与上拉节点pu连接，第十六晶体管m16的第一端与第二下拉节点pd2连接，第十六晶体管m16的第二端与第一低压电源信号线lvss连接，第十六晶体管m16的控制端与上拉节点pu连接。

在本实施例中，第十五晶体管m15为n型晶体管，第十五晶体管m15的第一端为漏极，第十五晶体管m15的第二端为源极，第十五晶体管m15的控制端为栅极。第十六晶体管m16为n型晶体管，第十六晶体管m16的第一端为漏极，第十六晶体管m16的第二端为源极，第十六晶体管m16的控制端为栅极。

在本实施例中，可以通过第一下拉控制电路561控制第一下拉节点pd1的电位。当第一下拉节点pd1的电位为高电平时，第十一晶体管m11导通，上拉节点pu的电平被拉低。

在本实施例中，可以通过第二下拉控制电路562控制第二下拉节点pd2的电位。当第二下拉节点pd2的电位为高电平时，第十二晶体管m12导通，上拉节点pu的电平被拉低。

在本实施例中，可以通过第二下拉电路564拉低第一下拉节点pd1的电位。当上拉节点pu的电位为高电平时，第十三晶体管m13与第十四晶体管m14导通，第一下拉节点pd1的电位被拉低。

在本实施例中，可以通过第三下拉电路565拉低第二下拉节点pd2的电位。当上拉节点pu的电位为高电平时，第十五晶体管m15与第十六晶体管m16导通，第二下拉节点pd1的电位被拉低。

如图5所示，第二降噪电路57的第一端与第一下拉节点pd1连接，第二降噪电路57的第二端与第二下拉节点pd2连接，第二降噪电路57的第三端与进复位电路53的第一端oc连接。第二降噪电路57用于对进复位电路53进行降噪。

如图5所示，第二降噪电路57包括第十七晶体管m17与第十八晶体管m18。第十七晶体管m17的第一端与进复位电路53的第一端oc连接，第十七晶体管m17的第二端与第一低压电源信号线lvss连接，第十七晶体管m17的控制端与第一下拉节点pd1连接，第十八晶体管m18的第一端与进复位电路53的第一端oc连接，第十八晶体管m18的第二端与第一低压电源信号线lvss连接，第十八晶体管m18的控制端与第二下拉节点pd2连接。

在本实施例中，第十七晶体管m17为n型晶体管，第十七晶体管m17的第一端为漏极，第十七晶体管m17的第二端为源极，第十七晶体管m17的控制端为栅极。第十八晶体管m18为n型晶体管，第十八晶体管m18的第一端为漏极，第十八晶体管m18的第二端为源极，第十八晶体管m18的控制端为栅极。

在本实施例中，通过控制第一下拉节点pd1的电位与第二下拉节点pd2的电位，可以对进复位电路53进行拉低降噪。例如，当第一下拉节点pd1的电位为高电平时，第十七晶体管m17导通，进复位电路53的第一端oc的电位被拉低。当第二下拉节点pd2的电位为高电平时，第十八晶体管m18导通，进复位电路53的第一端oc的电位被拉低。

如图5所示，第三降噪电路58的第一端与二下拉节点pd2连接，第三降噪电路58的第二端与第一下拉节点pd1连接，第三降噪电路58的第三端与输出电路54的第一端output连接。第三降噪电路58用于对输出电路进行降噪。

如图5所示，第三降噪电路58包括第十九晶体管m19与第二十晶体管m20，第十九晶体管m19的第一端与输出电路54的第一端output连接，第十九晶体管m19的第二端与第二低压电源信号线vss连接，第十九晶体管m19的控制端与第二下拉节点pd2连接，第二十晶体管m20的第一端与输出电路54的第一端output连接，第二十晶体管m20的第二端与第二低压电源信号线vss连接，第二十晶体管m20的控制端与第一下拉节点pd1连接。

在本实施例中，第十九晶体管m19为n型晶体管，第十九晶体管m19的第一端为漏极，第十九晶体管m19的第二端为源极，第十九晶体管m19的控制端为栅极。第二十晶体管m20为n型晶体管，第二十晶体管m20的第一端为漏极，第二十晶体管m20的第二端为源极，第二十晶体管m20的控制端为栅极。

在本实施例中，通过控制第一下拉节点pd1的电位与第二下拉节点pd2的电位，可以对输出电路54进行拉低降噪。例如，当第一下拉节点pd1的电位为高电平时，第二十晶体管m20导通，输出电路54的第一端output的电位被拉低。当第二下拉节点pd2的电位为高电平时，第十九晶体管m19导通，输出电路54的第一端output的电位被拉低。

在本实施例中，在添加第二晶体管m2之前，原移位寄存器单元是19t1c的移位寄存器单元，即包括19个晶体管与1个电容，当然，原移位寄存器单元也可以是12t1c或17t1c的移位寄存器单元，但不限于此。

在本实施例中，上拉节点pu的漏电路径需要经过第二晶体管m2再到第一晶体管m1，可以有效地降低漏电流，提高上拉节点的电压保持能力。第二晶体管m2在上拉节点pu的第二复位信号进入后会导通，上拉节点pu的电位复位功能正常运行，上拉节点pu的电位复位后，电位升高至高电平，第十一晶体管m11、第十二晶体管m12导通，对上拉节点pu的电位拉低，实现对上拉节点pu的降噪功能。

在原移位寄存器单元为19t1c移位寄存器单元且添加第二晶体管m2之后，如图6所示，曲线61、曲线62、曲线63是第一晶体管m1的i-v曲线(电流-电压曲线)，其中，曲线64是添加第二晶体管m2之前原移位寄存器单元中第一晶体管m1的i-v曲线。其中，曲线61是第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为2400微米的情况下的i-v曲线，曲线62是第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为1200微米的情况下的i-v曲线，曲线63是第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为600微米的情况下的i-v曲线，曲线64是第一晶体管m1的宽度为600微米的情况下的i-v曲线。可以看出，当第一晶体管m1与第二晶体管m2的宽度同时增大一倍时，漏电流有效减小的同时其开启电流(ion)保持在同一水平，此时基本不影响上拉节点pu放电。

图7是上拉节点的电压信号的模拟波形，其中，曲线71是第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为600微米的情况下的电压信号，曲线72是第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为1200微米的情况下的电压信号，曲线73是添加第二晶体管m2之前、第一晶体管m1的宽度为600微米的情况下的电压信号。可以看出，当第一晶体管m1与第二晶体管m2的宽度同时增大一倍时，上拉节点的电压信号与添加第二晶体管m2之前且第一晶体管m1保持原尺寸时的上拉节点的电压信号基本一致。

因此，增加一个第二晶体管m2，且第一晶体管m1与第二晶体管m2的宽度同时增大一倍时，即第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为1200微米时，可降低上拉节点的漏电，同时确保上拉节点的正常放电。

图8是进复位电路输出的进位信号或第一复位信号的波形图。第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为600微米的情况下，进位信号或第一复位信号可如图8所示。第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为1200微米的情况下，进位信号或第一复位信号可如图8所示。添加第二晶体管m2之前、第一晶体管m1的宽度为600微米的情况下，进位信号或第一复位信号可如图8所示。

图9是输出电路输出的栅极驱动信号的波形图。第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为600微米的情况下，栅极驱动信号可如图9所示。第一晶体管m1与第二晶体管m2的宽度相同，且宽度均为1200微米的情况下，栅极驱动信号可如图9所示。添加第二晶体管m2之前、第一晶体管m1的宽度为600微米的情况下，栅极驱动信号可如图9所示。

可以看出，图8所示的进位信号或第一复位信号与图9所示的栅极驱动信号的波形均保持正常。

上述的仿真结果表明，当第一晶体管m1与第二晶体管m2的宽度同时增大一倍时，该实施例的移位寄存器单元可正常运行不会造成异常显示，同时上拉节点的漏电流减小，可有效改善水平block不良。

本发明的实施例还提出了一种移位寄存器单元。在本实施例中，与图5所示的移位寄存器单元的不同之处在于，如图10所示，第二晶体管m2的控制端stv2用于接收第一起始信号，第一晶体管m1的控制端用于接收第二复位信号。第二晶体管m2有单独时序信号控制，这样，可以使第二晶体管m2的控制独立于第一晶体管m1的控制。

第一起始信号的时序示意图如图11所示。第一起始信号进入高电平时打开第二晶体管m2，此时第二复位信号(上拉节点的复位信号)进入打开第一晶体管m1，第一晶体管m1与第二晶体管m2同时保持导通，上拉节点pu点的电压被拉低至低电平。第二复位信号进入低电平后第一起始信号仍保持高电平，此时下拉节点的电压信号为高电平，对上拉节点pu的电压信号起拉低降噪作用。第一起始信号的高电平信号保持至下一帧输入信号进入第三晶体管m3之前，输入信号进入第三晶体管m3后，第一起始信号为低电平，上拉节点pu进入正常工作状态，以此循环。

总之，以上实施例加入第二晶体管m2，大大降低了第一晶体管m1的漏电对上拉节点pu的电压的影响，可有效实现对上拉节点pu的电压的保持，上拉节点pu的电压信号在最后1h时间保持高电平的时候第五晶体管m5打开，此时输出的是时钟信号的低电平信号，该效果使得栅极驱动信号被迅速拉低，栅极驱动信号的时延将大大降低，从而有效改善水平block。

本发明的实施例还提出了一种栅极驱动电路。如图12所示，该栅极驱动电路包括多个级联的移位寄存器单元goa1～goa10，每个移位寄存器单元为上述图5所示的移位寄存器单元。

多个级联的移位寄存器单元goa1～goa10包括第n-k级移位寄存器单元goan-k、第n级移位寄存器单元goan与第n+m级移位寄存器单元goan+m，第n级移位寄存器单元goan的输入电路的第二端input用于接收第n-k级移位寄存器单元goan-k的进复位电路输出的进位信号，和/或，第n级移位寄存器单元goan-k的复位电路的第一晶体管的控制端rst1用于接收第n+m级移位寄存器单元goan+m的进复位电路输出的第一复位信号。其中，n为大于1的整数，k为大于或者等于1的整数，m为大于或者等于1的整数。

在本实施例中，以栅极驱动电路包括10个移位寄存器单元goa1～goa10为例进行说明。每个移位寄存器单元还包括时钟信号输入端clk0、第一电源电压输入端vdd10、第二电源电压输入端vdd20、第一低压电源信号输入端lvss0与第二低压电源信号输入端vss0。其中，时钟信号输入端clk0与第五晶体管m5的第一端连接，第一电源电压输入端vdd10与第七晶体管m7的第一端连接，第二电源电压输入端vdd20与第九晶体管m9的第一端连接，第一低压电源信号输入端lvss0与第十一晶体管m11的第二端连接，第二低压电源信号输入端vss0与第十九晶体管m19的第二端连接。

在本实施例中，栅极驱动电路可包括10条时钟信号线clk1～clk10，移位寄存器单元goa1～goa10中的时钟信号输入端clk0与时钟信号线clk1～clk10一一对应地连接。需要说明的是，时钟信号线的数目可不限于10条，也可以为4条、6条、8条等。

在本实施例中，每个移位寄存器单元的第一电源电压输入端vdd10与第一电源电压信号线vdd1连接，每个移位寄存器单元的第二电源电压输入端vdd20与第二电源电压信号线vdd2连接，第一低压电源信号输入端lvss0与第一低压电源信号线lvss连接，第二低压电源信号输入端vss0与第二低压电源信号线vss连接。

在本实施例中，移位寄存器单元goa1～goa4中的输入电路的第二端input与提供输入信号的输入信号线in连接，其余移位寄存器单元goa5～goa10中的输入电路的第二端input用于接收其他移位寄存器单元goa的进复位电路输出的进位信号，例如，移位寄存器单元goa5中的输入电路的第二端input用于接收移位寄存器单元goa2的进复位电路输出的进位信号，作为输入信号。

在本实施例中，每个低级的移位寄存器单元goa的复位电路的第一晶体管的控制端rst1用于接收高级的移位寄存器单元goa的进复位电路输出的第一复位信号，作为第二复位信号。例如，移位寄存器单元goa1的复位电路的第一晶体管的控制端rst1用于接收移位寄存器单元goa6的进复位电路输出的第一复位信号，作为第二复位信号。最高级的移位寄存器单元goa的复位电路的第一晶体管的控制端rst1可以连接提供第二复位信号的复位信号线(为示出)。

本发明的实施例还提出了另一种栅极驱动电路。如图13所示，该栅极驱动电路包括多个级联的移位寄存器单元goa1～goa10，每个移位寄存器单元为上述图10所示的移位寄存器单元。在本实施例中，与图12所示实施例不同的是，栅极驱动电路还包括用于提供第一起始信号的起始信号信号线stv’，每个移位寄存器单元goa1～goa10的第二晶体管m2的控制端stv2与起始信号信号线stv’连接。

本发明的实施例还提出了一种显示设备，包括显示模组，还包括上述任一实施例所述的栅极驱动电路。

需要说明的是，本实施例中的显示设备可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。

在本发明中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。

本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。