栅极驱动电路及显示装置的制作方法

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及显示装置。

背景技术：

随着显示技术的飞速发展，显示器呈现出了高集成度和低成本的发展趋势。其中，goa(gatedriveronarray，阵列基板行驱动)技术将tft(thinfilmtransistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(ic，integratedcircuit)的绑定(bonding)区域以及扇出(fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的bonding工艺，从而提高了产能和良率。

技术实现要素：

本发明实施例提供一种栅极驱动电路及显示装置，用以提供一种级联信号线较少且可以使外部电路板提供的信号更为灵活的栅极驱动电路。

因此，本发明实施例提供了一种栅极驱动电路，包括级联的多个移位寄存器单元，各所述移位寄存器单元包括输入信号端、复位信号端、输出控制端和栅极信号输出端；各所述栅极信号输出端与显示面板的栅线一一对应电连接；其中，

在每相邻五个所述移位寄存器单元中，第一个所述移位寄存器单元的输出控制端与第五个所述移位寄存器单元的输入信号端电连接；

在每相邻六个所述移位寄存器单元中，第六个所述移位寄存器单元的输出控制端与第一个所述移位寄存器单元的复位信号端电连接。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，包括10条时钟信号线，各所述移位寄存器单元还包括时钟信号端；其中，

第10k-9级移位寄存器单元的时钟信号端与第一时钟信号线电连接，第10k-8级移位寄存器单元的时钟信号端与第二时钟信号线电连接，第10k-7级移位寄存器单元的时钟信号端与第三时钟信号线电连接，第10k-6级移位寄存器单元的时钟信号端与第四时钟信号线电连接，第10k-5级移位寄存器单元的时钟信号端与第五时钟信号线电连接，第10k-4级移位寄存器单元的时钟信号端与第六时钟信号线电连接，第10k-3级移位寄存器单元的时钟信号端与第七时钟信号线电连接，第10k-2级移位寄存器单元的时钟信号端与第八时钟信号线电连接，第10k-1级移位寄存器单元的时钟信号端与第九时钟信号线电连接，第10k级移位寄存器单元的时钟信号端与第十时钟信号线电连接；k为正整数。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，各所述时钟信号线的时钟信号占空比为40％。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，各所述移位寄存器单元包括：输入模块、复位模块、控制模块、第一输出模块、第二输出模块和重置模块；其中，

所述输入模块用于根据所述输入信号端信号控制第一节点的电位；

所述复位模块用于在所述复位信号端信号的控制下将第一参考信号端的信号提供给所述第一节点；

所述控制模块用于在所述输入信号端信号的控制下将所述第一参考信号端的信号提供给第二节点，以及用于根据控制信号端的信号控制所述第一节点和所述第二节点的电位，在所述第二节点的控制下将第二参考信号端的信号提供给所述栅极驱动电路的栅极信号输出端，以及在所述第二节点的控制下将所述第一参考信号端的信号提供给所述栅极驱动电路的输出控制端；

所述第一输出模块用于在所述第一节点的控制下将所述时钟信号端的信号提供给所述栅极驱动电路的栅极信号输出端；

所述第二输出模块用于在所述第一节点的控制下将所述时钟信号端的信号提供给所述栅极驱动电路的输出控制端；

所述重置模块用于在重置信号端信号的控制下将所述第一参考信号端的信号提供给所述第一节点。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述输入模块包括：第一开关晶体管；其中，

所述第一关晶体管的栅极和第一极均与所述输入信号端电连接，第二极与所述第一节点电连接。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述复位模块包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述复位信号端电连接，第一极与所述第一节点电连接，第二极与所述第一参考信号端电连接。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述控制模块包括：第三开关晶体、第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管；其中，

所述第三开关晶体管的栅极与所述输入信号端电连接，第一极与所述第二节点电连接，第二极与所述第一参考信号端电连接；

所述第四开关晶体管的栅极与所述第二节点电连接，第一极与所述第一节点电连接，第二极与所述第一参考信号端电连接；

所述第五开关晶体管的栅极与所述第二节点电连接，第一极与所述栅极驱动电路的栅极信号输出端电连接，第二极与所述第二参考信号端电连接；

所述第六开关晶体管的栅极和第一极均与所述控制信号端电连接，第二极分别与所述第八开关晶体管的第一极以及所述第七开关晶体管的栅极电连接；

所述第七开关晶体管的第一极与所述控制信号端电连接，第二极与所述第二节点电连接；

所述第八开关晶体管的栅极与所述第一节点电连接，第二极与所述第一参考信号端电连接；

所述第九开关晶体管的栅极与所述第一节点电连接，第一极与所述第二节点电连接，第二极与所述第一参考信号端电连接；

所述第十开关晶体管的栅极与所述第二节点电连接，第一极与所述栅极驱动电路的输出控制端电连接，第二极与所述第一参考信号端电连接。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述控制模块为两个，分别与两个所述控制模块电连接的所述控制信号端交替输入控制信号。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述第一输出模块包括：第十一开关晶体管和电容；其中，

所述第十一开关晶体管的栅极与所述第一节点电连接，第一极与所述时钟信号端电连接，第二极与所述栅极驱动电路的栅极信号输出端电连接；

所述电容连接于所述第十一开关晶体管的栅极与第二极之间。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述第二输出模块包括：第十二开关晶体管；其中，

所述第十二开关晶体管的栅极与所述第一节点电连接，第一极与所述时钟信号端电连接，第二极与所述栅极驱动电路的输出控制端电连接。

在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，所述重置模块包括：第十三开关晶体管；其中，

所述第十三开关晶体管的栅极与所述重置信号端电连接，第一极与所述第一节点电连接，第二极与所述第一参考信号端电连接。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。

本发明有益效果如下：

本发明实施例提供的一种栅极驱动电路及显示装置，该栅极驱动电路通过在每相邻五个移位寄存器单元中，第一个移位寄存器单元的输出控制端与第五个移位寄存器单元的输入信号端电连接；在每相邻六个移位寄存器单元中，第六个移位寄存器单元的输出控制端与第一个移位寄存器单元的复位信号端电连接。本发明提供的这种级联结构的栅极驱动电路中级联信号线比较少，可以节省空间，进一步实现显示装置窄边框；另外，针对本发明提供的这种级联结构的栅极驱动电路，外部电路板提供的信号可以更为灵活，即使显示产品制作出来，也可以通过外部电路板调节时钟信号的脉冲宽度，从而对栅极信号输出端输出的栅极信号的高电平宽度进行调节，灵活性较高。

附图说明

图1为相关技术中提供的栅极驱动电路的结构示意图；

图2为图1所示的栅极驱动电路的时序结构示意图；

图3为本发明实施例提供的栅极驱动电路的结构示意图；

图4为图3所示的栅极驱动电路的时序结构示意图；

图5为本发明实施例提供的所有晶体管均为n型晶体管的移位寄存器单元的具体结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的栅极驱动电路及显示装置的具体实施方式进行详细地说明。

如图1所示，图1为相关技术中提供的一种栅极驱动电路的结构示意图，其采用10clk设计，该栅极驱动电路包括级联的多个移位寄存器单元(……goa(n-4)、goa(n-3)……goa(n+4)、goa(n+5)……)，各移位寄存器单元包括输入信号端input、复位信号端reset、输出控制端oc和栅极信号输出端g-output；各栅极信号输出端g-output与显示面板的栅线一一对应电连接；其中，在每相邻五个移位寄存器单元中，如goan至goa(n+5)六个相邻的移位寄存器单元，第一个移位寄存器单元goan的输出控制端oc与第六个移位寄存器单元goa(n+5)的输入信号端input电连接；如goa(n-1)至goa(n+4)六个相邻的移位寄存器单元，第一个移位寄存器单元goa(n-1)的输出控制端oc与第六个移位寄存器单元goa(n+4)的输入信号端input电连接；以此类推……

在每相邻七个移位寄存器单元中，如goan至goa(n+6)七个相邻的移位寄存器单元，第七个移位寄存器单元goa(n+6)的输出控制端oc与第一个移位寄存器单元goan的复位信号端reset电连接；如goa(n-1)至goa(n+5)七个相邻的移位寄存器单元，第七个移位寄存器单元goa(n+5)的输出控制端oc与第一个移位寄存器单元goa(n-1)的复位信号端reset电连接；以此类推……

上述图1所示的级联结构通过滞后1行的时间对goa电路中的第一节点pu复位，从而使栅线通过与clk电连接的开关晶体管反向放电至clk信号。如图2所示，图2为图1所示的栅极驱动电路中各移位寄存器单元的输入输出时序图，可以看出图1的级联结构设计，其clk的高脉冲信号与低脉冲信号的时间各占一半，时钟信号的占空比只能为50％，外部电路板给时钟信号线输入时钟信号的灵活性较差，且图1所示的级联结构中级联信号线较多，不利于节省空间以进一步实现窄边框。

有鉴于此，本发明实施例提供的一种栅极驱动电路，如图3所示，包括级联的多个移位寄存器单元(……goa(n-4)、goa(n-3)……goa(n+4)、goa(n+5)……)，各移位寄存器单元包括输入信号端input、复位信号端reset、输出控制端oc和栅极信号输出端g-output；各栅极信号输出端g-output与显示面板的栅线一一对应电连接；其中，

在每相邻五个移位寄存器单元中，如goan至goa(n+4)五个相邻的移位寄存器单元，第一个移位寄存器单元goan的输出控制端oc与第五个移位寄存器单元goa(n+4)的输入信号端input电连接；如goa(n-1)至goa(n+3)五个相邻的移位寄存器单元，第一个移位寄存器单元goa(n-1)的输出控制端oc与第五个移位寄存器单元goa(n+3)的输入信号端input电连接；以此类推……

在每相邻六个移位寄存器单元中，如goan至goa(n+5)六个相邻的移位寄存器单元，第六个移位寄存器单元goa(n+5)的输出控制端oc与第一个移位寄存器单元goan的复位信号端reset电连接；如goa(n-1)至goa(n+4)六个相邻的移位寄存器单元，第六个移位寄存器单元goa(n+4)的输出控制端oc与第一个移位寄存器单元goa(n-1)的复位信号端reset电连接；以此类推……

具体地，如图5所示，栅极驱动电路：sr(1)、sr(2)…sr(n-1)、sr(n)…sr(n-1)、sr(n)(共n个栅极驱动电路，1≤n≤n，n为正整数)，第一级栅极驱动电路sr(1)的输入信号端input_1与帧触发信号端stv0电连接，除第一级栅极驱动电路sr(1)之外，每一级栅极驱动电路sr(n)的输入信号端input_n与其相邻的上一级栅极驱动电路sr(n-1)的栅极信号控制端oc_n-1电连接；除最后一级栅极驱动电路sr(n)之外，每一级栅极驱动电路sr(n-1)的复位信号端reset与其相邻的下一级栅极驱动电路sr(n)的栅极信号控制端oc_n电连接。

本发明实施例提供的上述栅极驱动电路，通过在每相邻五个移位寄存器单元中，第一个移位寄存器单元的输出控制端与第五个移位寄存器单元的输入信号端电连接；在每相邻六个移位寄存器单元中，第六个移位寄存器单元的输出控制端与第一个移位寄存器单元的复位信号端电连接。本发明提供的这种级联结构的栅极驱动电路中级联信号线比较少，可以节省空间，进一步实现显示装置窄边框；另外，针对本发明提供的这种级联结构的栅极驱动电路，外部电路板提供的信号可以更为灵活，即使显示产品制作出来，也可以通过外部电路板调节时钟信号的脉冲宽度，从而对栅极信号输出端输出的栅极信号的高电平宽度进行调节，灵活性较高。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图3所示，包括10条时钟信号线(clk1、clk2、clk3……clk10)，各移位寄存器单元还包括时钟信号端clk；其中，

第10k-9级移位寄存器单元的时钟信号端与第一时钟信号线电连接，如第1级、第11级、第21级……移位寄存器单元的时钟信号端均与第一时钟信号线clk1电连接；

第10k-8级移位寄存器单元的时钟信号端与第二时钟信号线电连接，如第2级、第12级、第22级……移位寄存器单元的时钟信号端均与第二时钟信号线clk2电连接；

第10k-7级移位寄存器单元的时钟信号端与第三时钟信号线电连接，如第3级、第13级、第23级……移位寄存器单元的时钟信号端均与第三时钟信号线clk3电连接；

第10k-6级移位寄存器单元的时钟信号端与第四时钟信号线电连接，如第4级、第14级、第24级……移位寄存器单元的时钟信号端均与第四时钟信号线clk4电连接；

第10k-5级移位寄存器单元的时钟信号端与第五时钟信号线电连接，如第5级、第15级、第25级……移位寄存器单元的时钟信号端均与第五时钟信号线clk5电连接；

第10k-4级移位寄存器单元的时钟信号端与第六时钟信号线电连接，如第6级、第16级、第26级……移位寄存器单元的时钟信号端均与第六时钟信号线clk6电连接；

第10k-3级移位寄存器单元的时钟信号端与第七时钟信号线电连接，如第7级、第17级、第27级……移位寄存器单元的时钟信号端均与第七时钟信号线clk7电连接；

第10k-2级移位寄存器单元的时钟信号端与第八时钟信号线电连接，如第8级、第18级、第28级……移位寄存器单元的时钟信号端均与第八时钟信号线clk8电连接；

第10k-1级移位寄存器单元的时钟信号端与第九时钟信号线电连接，如第9级、第19级、第29级……移位寄存器单元的时钟信号端均与第就时钟信号线clk9电连接；

第10k级移位寄存器单元的时钟信号端与第十时钟信号线电连接，如第10级、第20级、第30级……移位寄存器单元的时钟信号端均与第十时钟信号线clk10电连接；k为正整数。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图4所示，图4为图3所示的栅极驱动电路中各移位寄存器单元的输入输出时序图，各时钟信号线的时钟信号占空比为40％。这样采用本发明实施例提供的级联结构，可以使各时钟信号线的时钟信号占空比为40％，从而可以使外部电路板提供的信号可以更为灵活，即使显示产品制作出来，也可以通过外部电路板调节时钟信号的脉冲宽度，从而对栅极信号输出端输出的栅极信号的高电平宽度进行调节，灵活性较高。

需要说明的是，各时钟信号线的时钟信号占空比也可以略高于40％或略低于40％，根据实际需要进行设计。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，各移位寄存器单元包括：输入模块1、复位模块2、控制模块、第一输出模块4、第二输出模块5和重置模块6，为了避免一个控制模块的开关晶体管长时间直流偏置造成的开关晶体管的特性偏移甚至损害的问题，本发明实施例提供的控制模块为两个，分别为第一控制模块3和第二控制模块3’，控制信号端vdd包括分别与第一控制模块3和第二控制模块3’电连接的第一控制信号端vdd1和第二控制信号端vdd2，第一控制信号端vdd1和第二控制信号端vdd2交替输入控制信号；其中，

输入模块1用于根据输入信号端input信号控制第一节点pu的电位；

复位模块2用于在复位信号端reset信号的控制下将第一参考信号端vss1的信号提供给第一节点pu；

第一控制模块3用于在输入信号端input信号的控制下将第一参考信号端vss1的信号提供给第二节点pd1，以及用于根据第一控制信号端vdd1的信号控制第一节点pu和第二节点pd1的电位，在第二节点pd1的控制下将第二参考信号端vss2的信号提供给栅极驱动电路的栅极信号输出端g-output，以及在第二节点pd1的控制下将第一参考信号端vss1的信号提供给栅极驱动电路的输出控制端oc；

第二控制模块3’用于在输入信号端input信号的控制下将第一参考信号端vss1的信号提供给第三节点pd2，以及用于根据第二控制信号端vdd2的信号控制第一节点pu和第三节点pd2的电位，在第三节点pd2的控制下将第二参考信号端vss2的信号提供给栅极驱动电路的栅极信号输出端g-output，以及在第三节点pd2的控制下将第一参考信号端vss1的信号提供给栅极驱动电路的输出控制端oc；

第一输出模块4用于在第一节点pu的控制下将时钟信号端clk的信号提供给栅极驱动电路的栅极信号输出端g-output；

第二输出模块5用于在第一节点pu的控制下将时钟信号端clk的信号提供给栅极驱动电路的输出控制端oc；

重置模块6用于在重置信号端stv0信号的控制下将第一参考信号端vss1的信号提供给第一节点pu。

具体地，在每一帧画面输出结束即级联的本发明实施例提供的多个移为寄存器输出信号之后，在下一帧画面输出之前，通过重置模块6对级联的多个移为寄存器中的所有第一节点pu的电位进行复位。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，输入模块1具体可以包括：第一开关晶体管m1；其中，

第一关晶体管m1的栅极和第一极均与输入信号端电连接，第二极与第一节点电连接。

以上仅是举例说明移位寄存器单元中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，复位模块2具体可以包括：第二开关晶体管m2；其中，

第二开关晶体管m2的栅极与复位信号端reset电连接，第一极与第一节点pu电连接，第二极与第一参考信号端vss1电连接。

以上仅是举例说明移位寄存器单元中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，第一控制模块3具体可以包括：第三开关晶体m3、第四开关晶体管m4、第五开关晶体管m4、第六开关晶体管m6、第七开关晶体管m7、第八开关晶体管m8、第九开关晶体管m9和第十开关晶体管m10；其中，

第三开关晶体管m3的栅极与输入信号端input电连接，第一极与第二节点pd1电连接，第二极与第一参考信号端vss1电连接；

第四开关晶体管m4的栅极与第二节点pd1电连接，第一极与第一节点pu电连接，第二极与第一参考信号端vss1电连接；

第五开关晶体管m5的栅极与第二节点pd1电连接，第一极与栅极驱动电路的栅极信号输出端g-output电连接，第二极与第二参考信号端vss2电连接；

第六开关晶体管m6的栅极和第一极均与第一控制信号端vdd1电连接，第二极分别与第八开关晶体管m8的第一极以及第七开关晶体管m7的栅极电连接；

第七开关晶体管m7的第一极与第一控制信号端vdd1电连接，第二极与第二节点pd1电连接；

第八开关晶体管m8的栅极与第一节点pu电连接，第二极与第一参考信号端vss1电连接；

第九开关晶体管m9的栅极与第一节点pu电连接，第一极与第二节点pd1电连接，第二极与第一参考信号端vss1电连接；

第十开关晶体管m10的栅极与第二节点pd1电连接，第一极与栅极驱动电路的输出控制端oc电连接，第二极与第一参考信号端vss1电连接；

第二控制模块3’具体可以包括：第十四开关晶体m3’、第十五开关晶体管m4’、第十六开关晶体管m5’、第十七开关晶体管m6’、第十八开关晶体管m7’、第十九开关晶体管m8’、第二十开关晶体管m9’和第二十一开关晶体管m10’；其中，

第十四开关晶体m3’的栅极与输入信号端input电连接，第一极与第二节点pd1电连接，第二极与第一参考信号端vss1电连接；

第十五开关晶体m4’的栅极与第三节点pd2电连接，第一极与第一节点pu电连接，第二极与第一参考信号端vss1电连接；

第十六开关晶体管m5’的栅极与第三节点pd2电连接，第一极与栅极驱动电路的栅极信号输出端g-output电连接，第二极与第二参考信号端vss2电连接；

第十七开关晶体管m6’的栅极和第一极均与第二控制信号端vdd2电连接，第二极分别与第十九开关晶体管m8’的第一极以及第十八开关晶体管m7’的栅极电连接；

第十八开关晶体管m7’的第一极与第二控制信号端vdd2电连接，第二极与第三节点pd2电连接；

第十九开关晶体管m8’的栅极与第一节点pu电连接，第二极与第一参考信号端vss1电连接；

第二十开关晶体管m9’的栅极与第一节点pu电连接，第一极与第三节点pd2电连接，第二极与第一参考信号端vss1电连接；

第二十一开关晶体管m10’的栅极与第三节点pd2电连接，第一极与栅极驱动电路的输出控制端oc电连接，第二极与第一参考信号端vss1电连接。

以上仅是举例说明移位寄存器单元中第一控制模块和第二控制模块的具体结构，在具体实施时，第一控制模块和第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，第一输出模块4具体可以包括：第十一开关晶体管m11和电容c；其中，

第十一开关晶体管m11的栅极与第一节点pu电连接，第一极与时钟信号端clk电连接，第二极与栅极驱动电路的栅极信号输出端g-output电连接；

电容c连接于第十一开关晶体管m11的栅极与第二极之间。

以上仅是举例说明移位寄存器单元中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，第二输出模块5具体可以包括：第十二开关晶体管m12；其中，

第十二开关晶体管m12的栅极与第一节点pu电连接，第一极与时钟信号端clk电连接，第二极与栅极驱动电路的输出控制端oc电连接。

以上仅是举例说明移位寄存器单元中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，重置模块6具体可以包括：第十三开关晶体管m13；其中，

第十三开关晶体管m13的栅极与重置信号端stv0电连接，第一极与第一节点pu电连接，第二极与第一参考信号端vss1电连接。

以上仅是举例说明移位寄存器单元中重置模块的具体结构，在具体实施时，重置模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

需要说明的是，正常的移位寄存器单元都是本级栅极信号输出端g-output输出的信号作为下一级栅极驱动电路的输入信号端input的信号，但是在具体工作过程中，栅极信号输出端g-output输出的信号由于栅线等的影响会产生波动造成输出不稳定，因此本发明第n级移位寄存器单元中第二输出模块输出的信号从输出控制端oc输出作为第n+4四级移位寄存器单元的输入信号端input的信号，可以提高信号输出的稳定性，保证栅极驱动电路的正常输出。

需要说明的是，本发明实施例主要是解决现有75寸8k120hz的显示产品中级联各移位寄存器的级联信号线较多以及外部电路板向现有的栅极驱动电路提供时钟信号的灵活性较低的问题，栅极驱动电路在正常工作状态时的输入输出工作原理与相关技术中的栅极驱动电路的工作原理相同，在此不做详细说明。

在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5所示，所有开关晶体管均为n型晶体管；第一参考信号端vss1和第二参考信号端vss2的电位均为低电位，第一控制信号端vdd1和第二控制信号端vdd2交替输出高低电位，即在第一控制信号端vdd1为高电位时，第二控制信号端vdd2为低电位，在第一控制信号端vdd1为低电位时，第二控制信号端vdd2为高电位。

当然，在具体实施时，在本发明实施例提供的上述栅极驱动电路中，所有开关晶体管也可以均为p型晶体管。

进一步地，在具体实施时，n型晶体管在高电位作用下导通，在低电位作用下截止；p型晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(tft，thinfilmtransistor)，也可以是金属氧化物半导体场效应管(mos，metaloxidescmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的第一极和第二极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。具体地，本发明上述实施例中提到的开关晶体管的第一极可以为源极，第二极为漏极，或者第一极可以为漏极，第二极为源极，在此不做具体区分。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品的显示面板。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

本发明实施例提供的一种栅极驱动电路及显示装置，该栅极驱动电路通过在每相邻五个移位寄存器单元中，第一个移位寄存器单元的输出控制端与第五个移位寄存器单元的输入信号端电连接；在每相邻六个移位寄存器单元中，第六个移位寄存器单元的输出控制端与第一个移位寄存器单元的复位信号端电连接。本发明提供的这种级联结构的栅极驱动电路中级联信号线比较少，可以节省空间，进一步实现显示装置窄边框；另外，针对本发明提供的这种级联结构的栅极驱动电路，外部电路板提供的信号可以更为灵活，即使显示产品制作出来，也可以通过外部电路板调节时钟信号的脉冲宽度，从而对栅极信号输出端输出的栅极信号的高电平宽度进行调节，灵活性较高。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。