栅极驱动电路和显示面板的制作方法

本申请涉及显示技术领域，尤其是涉及一种栅极驱动电路和显示面板。

背景技术：

现有显示面板为了减少外接芯片的数量，会采用goa(gatedriveronarray，阵列基板行驱动技术)电路代替外接芯片，但在goa电路中，需要对晶体管的阈值电压进行补偿，从而使得显示画面较好，如图1所示，现有对晶体管的阈值电压进行补偿的goa电路中，需要采用三组不同的时钟信号对电路进行驱动或者级传，而为了降低时钟信号线的阻抗，每组时钟信号线包括12个时钟信号线，如图2所示，会造成时钟信号线较多，从而导致显示面板的边框较大，无法实现窄边框。

所以，现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题。

技术实现要素：

本申请实施例提供一种栅极驱动电路和显示面板，用以缓解现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题。

本申请实施例提供一种栅极驱动电路，包括：

逻辑寻址单元，与第一点连接，用于在空白时间段将第一点和第二点的电位拉高；

上拉控制单元，与所述逻辑寻址单元和所述第一点连接，用于在显示时间段将所述第一点的电位拉高；

上拉单元，包括第一点、第二点和低频控制信号源，所述上拉单元与所述上拉控制单元连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高；

第一下拉单元，与所述第一点连接，用于在空白时间段结束时将第一点的电位拉低；

第二下拉单元，与所述第一点连接，用于在显示时间段将第一点的电位拉低；

第三下拉单元，与所述第二点连接，用于在显示时间段将第二点的电位拉低；

第四下拉单元，与第三点连接，用于在显示时间段开始时将第三点的电位拉低；

第一下拉维持单元，与所述第一点连接，用于维持所述第一点的低电位；

第二下拉维持单元，用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位；

反相器，包括第三点，用于将第一点和第三点的电位反相。

在一些实施例中，所述逻辑寻址单元包括第二级传信号端、第一信号输入端、高电位输入端、复位信号端、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一存储电容，所述第一晶体管的栅极与所述第一信号输入端连接，所述第一晶体管的第一电极与所述第二级传信号端连接，所述第一晶体管的第二电极与所述第二晶体管的第一电极连接，所述第一晶体管的第二电极与所述第三晶体管的第二电极连接，所述第二晶体管的栅极与所述第一信号输入端连接，所述第二晶体管的第二电极与所述第一存储电容的第一极板连接，所述第三晶体管的第一电极与所述高电位输入端连接，所述第三晶体管的栅极与所述第一存储电容的第一极板连接，所述高电位输入端与所述第一存储电容的第二极板连接，所述第四晶体管的栅极与所述第一存储电容的第一极板连接，所述第四晶体管的第一电极与所述高电位输入端连接，所述第四晶体管的第二电极与所述第五晶体管的第一电极连接，所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第二电极与所述第一点连接。

在一些实施例中，所述上拉控制单元包括第二级传信号端、第四点、第六晶体管、第七晶体管，所述第六晶体管的栅极和第一电极与所述第二级传信号端连接，所述第六晶体管的第二电极连接至所述第四点，所述第七晶体管的栅极与所述第二级传信号端连接，所述第七晶体管的第一电极连接至所述第四点，所述第七晶体管的第二电极连接至所述第一点。

在一些实施例中，还包括第一级传信号端、第一信号输出端和第二信号输出端，所述上拉单元还包括第一时钟信号端、第二时钟信号端、所述第四点、第二存储电容、第三存储电容、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管，所述第八晶体管的栅极连接所述第一时钟信号端，所述第八晶体管的第一电极连接所述第一点，所述第八晶体管的第二电极连接所述第九晶体管的栅极，所述第九晶体管的第一电极连接所述低频控制信号源，所述第九晶体管的第二电极连接所述第一级传信号端，所述第十晶体管的栅极连接所述第二点，所述第十晶体管的第一电极连接所述第一时钟信号端，所述第十晶体管的第二电极连接所述第一信号输出端，所述第十一晶体管的栅极连接所述第二点，所述第十一晶体管的第一电极连接所述第二时钟信号端，所述第十一晶体管的第二电极连接所述第二信号输出端，所述第十二晶体管的栅极连接所述第二点，所述第十二晶体管的第一电极连接所述第四点，所述第十二晶体管的第二电极连接所述第一信号输出端，所述第二存储电容的第一极板连接所述第二点，所述第二存储电容的第二极板连接所述第一信号输出端，所述第三存储电容的第一极板连接所述第二点，所述第三存储电容的第二极板连接所述第二信号输出端。

在一些实施例中，所述第一下拉单元包括第一低电位输入端、第二信号输入端、第十三晶体管、第十四晶体管，所述第十三晶体管的栅极连接所述第二信号输入端，所述第十三晶体管的第一电极连接所述第十四晶体管的第二电极，所述第十三晶体管的第二电极连接所述第一点，所述第十四晶体管的栅极连接所述第二信号输入端，所述第十四晶体管的第一电极连接所述第一低电位输入端。

在一些实施例中，所述第二下拉单元包括第三级传信号端、所述第四点、第十五晶体管、第十六晶体管，所述第十五晶体管的栅极连接所述第三级传信号输入端，所述第十五晶体管的第一电极连接所述第四点，所述第十五晶体管的第二电极连接所述第一点，所述第十六晶体管的栅极连接所述第三级传信号输入端，所述第十六晶体管的第一电极连接所述第一低电位输入端，所述第十六晶体管的第二电极连接所述第四点。

在一些实施例中，所述第三下拉单元包括所述第三级传信号端、所述第四点、第十七晶体管、第十八晶体管，所述第十七晶体管的栅极连接所述第三级传信号端，所述第十七晶体管的第一电极连接所述第四点，所述第十七晶体管的第二电极连接所述第二点，所述第十八晶体管的栅极连接所述第三级传信号端，所述第十八晶体管的第一电极连接所述第一低电位输入端，所述第十八晶体管的第二电极连接所述第四点。

在一些实施例中，所述第四下拉单元包括所述第一级传信号端、所述复位信号端、第五点、第十九晶体管、第二十晶体管、第二十一晶体管，所述第十九晶体管的栅极连接所述第一级传信号端，所述第十九晶体管的第一电极连接第二低电位输入端，所述第十九晶体管的第二电极连接所述第三点，所述第二十晶体管的栅极连接所述复位信号端，所述第二十晶体管的第一电极连接所述第二十一晶体管的第二电极，所述第二十一晶体管的栅极连接所述第五点，所述第二十一晶体管的第一电极连接所述第二低电位输入端。

在一些实施例中，所述第一下拉维持单元包括所述第四点、第二十二晶体管、第二十三晶体管，所述第二十二晶体管的栅极连接所述第三点，所述第二十二晶体管的第一电极连接所述第四点，所述第二十二晶体管的第二电极连接所述第一点，所述第二十三晶体管的栅极连接所述第三点，所述第二十三晶体管的第一电极连接所述第一低电位输入端、所述第二十三晶体管的第二电极连接所述第四点。

同时，本申请实施例提供一种显示面板，所述显示面板包括栅极驱动电路，所述栅极驱动电路包括：

逻辑寻址单元，与第一点连接，用于在空白时间段将第一点和第二点的电位拉高；

上拉控制单元，与所述逻辑寻址单元和所述第一点连接，用于在显示时间段将所述第一点的电位拉高；

上拉单元，包括第一点、第二点和低频控制信号源，所述上拉单元与所述上拉控制单元连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高；

第一下拉单元，与所述第一点连接，用于在空白时间段结束时将第一点的电位拉低；

第二下拉单元，与所述第一点连接，用于在显示时间段将第一点的电位拉低；

第三下拉单元，与所述第二点连接，用于在显示时间段将第二点的电位拉低；

第四下拉单元，与第三点连接，用于在显示时间段开始时将第三点的电位拉低；

第一下拉维持单元，与所述第一点连接，用于维持所述第一点的低电位；

第二下拉维持单元，用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位；

反相器，包括第三点，用于将第一点和第三点的电位反相。

有益效果：本申请实施例提供一种栅极驱动电路和显示面板，该栅极驱动电路包括逻辑寻址单元、上拉控制单元、上拉单元、第一下拉单元、第二下拉单元、第三下拉单元、第四下拉单元、第一下拉维持单元、第二下拉维持单元和反相器，所述逻辑寻址与第一点连接，用于在空白时间段将第一点和第二点的电位拉高，所述上拉控制单元与所述逻辑寻址单元和所述第一点连接，用于在显示时间段将所述第一点的电位拉高，所述上拉单元包括第一点、第二点和低频控制信号源，所述上拉单元与所述上拉控制单元连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高，所述第一下拉单元与所述第一点连接，用于在空白时间段结束时将第一点的电位拉低，所述第二下拉单元与所述第一点连接，用于在显示时间段将第一点的电位拉低，所述第三下拉单元与所述第二点连接，用于在显示时间段将第二点的电位拉低，所述第四下拉单元与第三点连接，用于在显示时间段开始时将第三点的电位拉低，所述第一下拉维持单元与所述第一点连接，用于维持所述第一点的低电位，所述第二下拉维持单元用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位，所述反相器包括第三点，用于将第一点和第三点的电位反相，通过在栅极驱动电路中设置低频控制信号源和第三下拉单元，使得第三下拉单元调节电路中第二点的电位，相应的低频控制信号源可以向第一级传信号端输出信号，使得低频控制信号源和第三下拉单元取代一组时钟信号，而由于低频控制信号源和第三下拉单元所占空间较小，使得降低了栅极驱动电路的宽度，从而减小了显示面板的边框，缓解了现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为现有栅极驱动电路的结构示意图。

图2为现有栅极驱动电路的布线简图。

图3为本申请实施例提供的栅极驱动电路的结构示意图。

图4为本申请实施例提供的栅极驱动电路的布线简图。

图5为本申请实施例提供的栅极驱动电路的时序图。

图6为本申请实施例提供的栅极驱动电路的显示时间段的时序图。

图7为本申请实施例提供的栅极驱动电路的空白时间段的时序图。

图8为本申请实施例提供的像素电路的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

本申请实施例针对现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题，本申请实施例用以解决该技术问题。

如图1所示，现有goa电路，即栅极驱动电路包括晶体管ta、tb、tc、t1b、t1c、t1、t1a、t3q、t3、t3a、t3n、t3na、t3nb、t3nc、t4、t41、t4q、t5q、t5、t5a、t5b、t6cr、t6、t7、t7cr、t8、t9，存储电容cm，连接点mh、连接点m、连接点q、连接点qh、连接点qb，级传信号c(n-3)、级传信号c(n+3)、级传信号cout(n)，输入信号lsp、输入信号vst、复位信号g-reset，高电位电源信号gvdd，低电位电源信号gvss0、低电位电源信号gvss1、低电位电源信号gvss2，时序信号crclk、时序信号scclk、时序信号seclk，输出信号scout(n)、输出信号seout(n)，栅极驱动电路的连接方式如图1所示，从图1中可以看出，时序信号crclk用于提供级传信号，时序信号scclk和时序信号seclk用于为像素提供稳定的驱动信号，如图2所示，该栅极驱动电路的布线包括电路区22和金属走线区21，电路区22包括多个晶体管、存储电容、以及晶体管之间、晶体管与存储电容之间的金属走线，金属走线区21包括脉冲信号线211、cka时钟信号线212、ckb时钟信号线213、ckc时钟信号线214和直流信号线215，其中cka提供图1中的crclk信号，ckb和ckc分别提供图1中的scclk和seclk信号，而为了降低时钟信号线阻抗，每组时钟信号线包括12条时钟信号线，例如cka时钟信号线包括cka1至cka12时钟信号线，而时钟信号线较多，会造成显示面板的边框较大，即现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题。

如图3、图5所示，本申请实施例提供一种栅极驱动电路，该栅极驱动电路包括：

逻辑寻址单元31，与第一点q1连接，用于在空白时间段52将第一点q1和第二点q1的电位拉高；

上拉控制单元32，与所述逻辑寻址单元31和所述第一点q1连接，用于在显示时间段51将所述第一点q1的电位拉高；

上拉单元33，包括第一点q1、第二点q2和低频控制信号源lc，所述上拉单元33与所述上拉控制单元32连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高；

第一下拉单元351，与所述第一点q1连接，用于在空白时间段52结束时将第一点q1的电位拉低；

第二下拉单元352，与所述第一点q1连接，用于在显示时间段51将第一点q1的电位拉低；

第三下拉单元353，与所述第二点q2连接，用于在显示时间段51将第二点q2的电位拉低；

第四下拉单元354，与第三点qb连接，用于在显示时间段51开始时将第三点qb的电位拉低；

第一下拉维持单元361，与所述第一点q1连接，用于维持所述第一点q1的低电位；

第二下拉维持单元362，用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位；

反相器37，包括第三点qb，用于将第一点q1和第三点qb的电位反相。

本申请实施例提供一种栅极驱动电路，该栅极驱动电路包括逻辑寻址单元、上拉控制单元、上拉单元、第一下拉单元、第二下拉单元、第三下拉单元、第四下拉单元、第一下拉维持单元、第二下拉维持单元和反相器，所述逻辑寻址与第一点连接，用于在空白时间段将第一点和第二点的电位拉高，所述上拉控制单元与所述逻辑寻址单元和所述第一点连接，用于在显示时间段将所述第一点的电位拉高，所述上拉单元包括第一点、第二点和低频控制信号源，所述上拉单元与所述上拉控制单元连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高，所述第一下拉单元与所述第一点连接，用于在空白时间段结束时将第一点的电位拉低，所述第二下拉单元与所述第一点连接，用于在显示时间段将第一点的电位拉低，所述第三下拉单元与所述第二点连接，用于在显示时间段将第二点的电位拉低，所述第四下拉单元与第三点连接，用于在显示时间段开始时将第三点的电位拉低，所述第一下拉维持单元与所述第一点连接，用于维持所述第一点的低电位，所述第二下拉维持单元用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位，所述反相器包括第三点，用于将第一点和第三点的电位反相，通过在栅极驱动电路中设置低频控制信号源和第三下拉单元，使得第三下拉单元调节电路中第二点的电位，相应的低频控制信号源可以向第一级传信号端输出信号，使得低频控制信号源和第三下拉单元取代一组时钟信号，而由于低频控制信号源和第三下拉单元所占空间较小，使得降低了栅极驱动电路的宽度，从而减小了显示面板的边框，缓解了现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题。

需要说明的是，第一级传信号端cout(n)输出第一级传信号，第一信号输出端wr(n)输出第一输出信号，第二信号输出端rd(n)输出第二输出信号。

如图4所示，在采用了本申请实施例提供的栅极驱动电路后，栅极驱动电路的布线包括电路区42和金属走线区41，所述电路区42设有多个晶体管、多个存储电容、信号输入端、信号输出端、以及晶体管之间的金属走线，晶体管与存储电容之间的金属走线，晶体管与信号输入端之间的金属走线、晶体管与信号输出端之间的金属走线、以及其他各个元件之间的金属走线，所述金属走线区41设有脉冲信号线411、第一时钟信号线412、第二时钟信号线413和直流信号线414，所述第一时钟信号线412包括12条时钟信号线，对应于图3中的ckb1，所述第二时钟信号线413包括12条时钟信号线，对应于图3中的ckc1，从图4中可以看出，通过本申请实施例提供的栅极驱动电路，金属走线区仅需两组时钟信号线，减少了一组时钟信号线，从而减小了显示面板的边框。

在一种实施例中，如图3所示，所述逻辑寻址单元31包括第二级传信号端cout(n-1)、第一信号输入端lsp、高电位输入端vgh、复位信号端total-reset、第一晶体管t71、第二晶体管t72、第三晶体管t73、第四晶体管t81、第五晶体管t82和第一存储电容cbt3，所述第一晶体管t71的栅极与所述第一信号输入端lsp连接，所述第一晶体管t71的第一电极与所述第二级传信号端cout(n-1)连接，所述第一晶体管t71的第二电极与所述第二晶体管t72的第一电极连接，所述第一晶体管t71的第二电极与所述第三晶体管t73的第二电极连接，所述第二晶体管t72的栅极与所述第一信号输入端lsp连接，所述第二晶体管t72的第二电极与所述第一存储电容cbt3的第一极板连接，所述第三晶体管t73的第一电极与所述高电位输入端vgh连接，所述第三晶体管t73的栅极与所述第一存储电容cbt3的第一极板连接，所述高电位输入端vgh与所述第一存储电容cbt3的第二极板连接，所述第四晶体管t81的栅极与所述第一存储电容cbt3的第一极板连接，所述第四晶体管t81的第一电极与所述高电位输入端vgh连接，所述第四晶体管t81的第二电极与所述第五晶体管t82的第一电极连接，所述第五晶体管t82的栅极与所述复位信号端total-reset连接，所述第五晶体管t82的第二电极与所述第一点q1连接。

在一种实施例中，如图3所示，所述上拉控制单元32包括第二级传信号端cout(n-1)、第四点n、第六晶体管t11、第七晶体管t12，所述第六晶体管t11的栅极和第一电极与所述第二级传信号端cout(n-1)连接，所述第六晶体管t11的第二电极连接至所述第四点n，所述第七晶体管t12的栅极与所述第二级传信号端cout(n-1)连接，所述第七晶体管t12的第一电极连接至所述第四点n，所述第七晶体管t12的第二电极连接至所述第一点q1。

在一种实施例中，如图3所示，栅极驱动电路还包括第一级传信号端cout(n)、第一信号输出端wr(n)和第二信号输出端rd(n)，所述上拉单元33还包括第一时钟信号端ckb1、第二时钟信号端ckc1、所述第四点n、第二存储电容cbt1、第三存储电容cbt2、第八晶体管t24、第九晶体管t23、第十晶体管t22、第十一晶体管t21、第十二晶体管t6，所述第八晶体管t24的栅极连接所述第一时钟信号端ckb1，所述第八晶体管t24的第一电极连接所述第一点q1，所述第八晶体管t24的第二电极连接所述第九晶体管t23的栅极，所述第九晶体管t23的第一电极连接所述低频控制信号源lc，所述第九晶体管t23的第二电极连接所述第一级传信号端cout(n)，所述第十晶体管t22的栅极连接所述第二点q2，所述第十晶体管t22的第一电极连接所述第一时钟信号端ckb1，所述第十晶体管t22的第二电极连接所述第一信号输出端wr(n)，所述第十一晶体管t21的栅极连接所述第二点q2，所述第十一晶体管t21的第一电极连接所述第二时钟信号端ckc1，所述第十一晶体管t21的第二电极连接所述第二信号输出端rd(n)，所述第十二晶体管t6的栅极连接所述第二点q2，所述第十二晶体管t6的第一电极连接所述第四点n，所述第十二晶体管t6的第二电极连接所述第一信号输出端wr(n)，所述第二存储电容cbt1的第一极板连接所述第二点q2，所述第二存储电容cbt1的第二极板连接所述第一信号输出端wr(n)，所述第三存储电容cbt2的第一极板连接所述第二点q2，所述第三存储电容cbt2的第二极板连接所述第二信号输出端rd(n)。

在一种实施例中，如图3所示，所述第一下拉单元351包括第一低电位输入端vgl1、第二信号输入端vst、第十三晶体管t33、第十四晶体管t34，所述第十三晶体管t33的栅极连接所述第二信号输入端vst，所述第十三晶体管t33的第一电极连接所述第十四晶体管t34的第二电极，所述第十三晶体管t33的第二电极连接所述第一点q1，所述第十四晶体管t34的栅极连接所述第二信号输入端vst，所述第十四晶体管t34的第一电极连接所述第一低电位输入端vgl1。

在一种实施例中，如图3所示，所述第二下拉单元352包括第三级传信号端cout(n+2)、所述第四点n、第十五晶体管t31、第十六晶体管t32，所述第十五晶体管t31的栅极连接所述第三级传信号输入端cout(n+2)，所述第十五晶体管t31的第一电极连接所述第四点n，所述第十五晶体管t31的第二电极连接所述第一点q1，所述第十六晶体管t32的栅极连接所述第三级传信号输入端cout(n+2)，所述第十六晶体管t32的第一电极连接所述第一低电位输入端vgl1，所述第十六晶体管t32的第二电极连接所述第四点n。

在一种实施例中，如图3所示，所述第三下拉单元353包括所述第三级传信号端cout(n+2)、所述第四点n、第十七晶体管t35、第十八晶体管t36，所述第十七晶体管t35的栅极连接所述第三级传信号端cout(n+2)，所述第十七晶体管t35的第一电极连接所述第四点n，所述第十七晶体管t35的第二电极连接所述第二点q2，所述第十八晶体管t36的栅极连接所述第三级传信号端cout(n+2)，所述第十八晶体管t36的第一电极连接所述第一低电位输入端vgl1，所述第十八晶体管t36的第二电极连接所述第四点n。

在一种实施例中，如图3所示，所述第四下拉单元354包括所述第一级传信号端cout(n-1)、所述复位信号端total-reset、第五点m、第十九晶体管t55、第二十晶体管t91、第二十一晶体管t92，所述第十九晶体管t55的栅极连接所述第一级传信号端cout(n-1)，所述第十九晶体管t55的第一电极连接第二低电位输入端vgl2，所述第十九晶体管t55的第二电极连接所述第三点qb，所述第二十晶体管t91的栅极连接所述复位信号端total-reset，所述第二十晶体管t91的第一电极连接所述第二十一晶体管t92的第二电极，所述第二十一晶体管t92的栅极连接所述第五点m，所述第二十一晶体管t92的第一电极连接所述第二低电位输入端vgl2。

在一种实施例中，如图3所示，所述第一下拉维持单元361包括所述第四点n、第二十二晶体管t44、第二十三晶体管t45，所述第二十二晶体管t44的栅极连接所述第三点qb，所述第二十二晶体管t44的第一电极连接所述第四点n，所述第二十二晶体管t44的第二电极连接所述第一点q1，所述第二十三晶体管t45的栅极连接所述第三点qb，所述第二十三晶体管t45的第一电极连接所述第一低电位输入端vgl1、所述第二十三晶体管t45的第二电极连接所述第四点n。

在一种实施例中，如图3所示，所述第二下拉维持单元362包括第三低电位输入端vgl3、第二十四晶体管t43、第二十五晶体管t42、第二十六晶体管t41，所述第二十四晶体管t43的栅极连接所述第三点qb，所述第二十四晶体管t43的第一电极连接所述第一低电位输入端vgl1，所述第二十四晶体管t43的第二电极连接所述第一级传信号端cout(n)，所述第二十五晶体管t42的栅极连接所述第三点qb，所述第二十五晶体管t42的第一电极连接所述第三低电位输入端vgl3，所述第二十五晶体管t42的第二电极连接所述第一信号输出端wr(n)，所述第二十六晶体管t41的栅极连接所述第三点qb，所述第二十六晶体管t41的第一电极连接所述第三低电位输入端vgl3，所述第二十六晶体管t41的第二电极连接所述第二信号输出端rd(n)。

在一种实施例中，如图3所示，所述反相器37还包括所述高电位输入端vgh、所述第二低电位输入端vgl2、第二十七晶体管t51、第二十八晶体管t52、第二十九晶体管t53、第三十晶体管t54，所述第二十七晶体管t51的栅极和第一电极连接所述高电位输入端vgh，所述第二十七晶体管t51的第二电极连接所述第二十八晶体管t52的第一电极，所述第二十八晶体管t52的栅极连接所述第一点q1，所述第二十八晶体管t52的第二电极连接所述第二低电位输入端vgl2，所述第二十九晶体管t53的栅极连接所述第二十七晶体管t51的第二电极，所述第二十九晶体管t53的第一电极连接所述高电位输入端vgh，所述第二十九晶体管t53的第二电极连接所述第三点qb，所述第三十晶体管t54的栅极连接所述第一点q1，所述第三十晶体管t54的第一电极连接所述第二低电位输入端vgl2，所述第三十晶体管t54的第二电极连接所述第三点qb。

需要说明的是，图3中的多个第四点n表示每一个第四点n均连接在一起，图3中的多个第五点m表示每一个第五点m均连接在一起。

需要说明的是，如图5所示，本申请实施例提供的栅极驱动电路在一帧的工作时间内包括显示时间段51和空白时间段52，其中显示时间段51为显示面板实际显示时间，空白时间段52为显示面板各个显示时间段之间的时间段。

需要说明的是，在显示面板的栅极驱动电路中包括多级栅极驱动单元，其中，图3中示出的为第n级栅极驱动单元，第一级传信号端cout(n)输出的级传信号为本级的级传信号，第二级传信号端cout(n-1)输入的级传信号为上一级栅极驱动单元输出的级传信号，第三级传信号端cout(n+2)输入的级传信号为下两级栅极驱动单元输出的级传信号。

如图5所示，本申请实施例提供栅极驱动电路的时序图，在图5中，各个信号端或者点对应的曲线的最高电压和最低电压如下表一所示：

表1

如图3至图7所示，下述实施例将结合栅极驱动电路、以及栅极驱动电路的时序图对栅极驱动电路的工作过程进行具体说明。

需要说明的是，表1中的ckb对应图3中的ckb1，图5至图7中的ckb的时序图对应于图3中的ckb1，表一中的ckc对应图3中的ckc1，同时，应用ckb的时序图与ckc的时序图近似甚至相同，图5至图7中未示出ckc的时序图，ckc的时序图以ckb的时序图为准。

如图3、图6所示，图6为本申请实施例提供的栅极驱动电路的显示时间段的时序图，所述显示时间段包括第一显示时间段601、第二显示时间段602、第三显示时间段603、第四显示时间段604、第五显示时间段605和第六显示时间段606。

在第一显示时间段601中，第二级传信号端cout(n-1)由低电位变为高电位，从而导致第六晶体管t11和第七晶体管t12打开，第二级传信号端cout(n-1)的高电位传递到第一点q1，使得第一点q1的电位拉升到高电位，同时，此时的第一时钟信号端ckb1的电位为低电位，从而使得第八晶体管t24关闭，第二点q2维持低电位，而由于第一点q1和第三点qb之间连接有反相器，所以第一点q1与第三点qb的电位相反，因此，第三点qb的电位为低电位，而由于第三点qb的电位为低电位，则第二十二晶体管t44、第二十三晶体管t45、第二十四晶体管t43、第二十五晶体管t42、第二十六晶体管t41均关闭，同时，由于第三级传信号端cout(n+2)输入低电位，使得第十五晶体管t31和第十六晶体管t32关闭，相应的第一级传信号cout(n)维持低电位，第一信号输出端wr(n)输出低电位，第二信号输出端rd(n)输出低电位。

在第二显示时间段602中，第一信号输入端lsp由低电位变为高电位，此时第二级传信号端cout(n-1)持续输入高电位，使得经过第一晶体管t71、第二晶体管t72后，第五点m的电位被拉升至高电位，相应的，第四晶体管t81打开，由于此时复位信号端total-reset、第二信号输入端vst输入低电位，所以第五晶体管t82关闭，从而使得第一点q1维持高电位，第二点q2和第三点qb维持低电位。

在第三显示时间段603中，第一信号输入端lsp由高电位变为低电位，使得第一晶体管t71和第二晶体管t72关闭，第一点q1维持高电位，第二点q2和第三点qb维持低电位。

在第四显示时间段604中，第一时钟信号端ckb、第二时钟信号端ckc由低电位变为高电位，使得第八晶体管t24打开，第二点q2的电位拉高，从而导致第一级传信号端cout(n)、第一信号输出端wr(n)、第二信号输出端rd(n)输出高电位。

在第五显示时间段605中，第二级传信号端cout(n-1)由高电位降为低电位，使得第六晶体管t11和第七晶体管t12关闭，从而使得第一点q1维持高电位，而第三点qb维持低电位，第一级传信号端cout(n)、第一信号输出端wr(n)、第二信号输出端rd(n)维持高电位。

在第六显示时间段606中，第三级传信号端cout(n+2)由低电位拉升至高电位，使得第十五晶体管t31、第十六晶体管t32、第十七晶体管t35、第十八晶体管t36打开，相应的，第一低电位输入端vgl1将第一点q1和第二点q2的电位拉低，由于第一点q1与第三点qb电位相反，可知第三点qb的电位被拉升至高电位，而由于第三点qb的电位为高电位，使得第二十二晶体管t44、第二十三晶体管t45、第二十四晶体管t43、第二十五晶体管t42、第二十六晶体管t41均打开，从而使得第一级传信号端cout(n)、第一信号输出端wr(n)、第二信号输出端rd(n)被拉低为低电位。

如图3、图7所示，图7为本申请实施例提供的栅极驱动电路的空白时间段的时序图，所述空白时间段包括第一空白时间段701、第二空白时间段702、第三空白时间段703、第四空白时间段704、第五空白时间段705。

在第一空白时间段701中，由于复位信号端total-reset由低电位变为高电位，使得第五晶体管t82打开，第一点q1的电位被拉升至高电位，相应的第九晶体管t23、第十晶体管t22、第十一晶体管t21、第二十八晶体管t52、第三十晶体管t54打开，由于第一点q1与第三点qb的电位相反，使得第三点的电位由高电位拉低至低电位，相应的第二十二晶体管t44、第二十三晶体管t45、第二十四晶体管t43、第二十五晶体管t42、第二十六晶体管t41均关闭，同时，第三级传信号端cout(n+2)处于低电位，使得第十五晶体管t31和第十六晶体管t32关闭，同时，第二信号输入端vst处于低电位，第十三晶体管t33和第十四晶体管t34关闭，同时，第一时钟信号端ckb和第二时钟信号端ckc由低电位变为高电位，使得第八晶体管t24打开，第二点q2被拉升至高电位，相应的第一信号输出端wr(n)、第二信号输出端rd(n)输出高电位，而由于低频控制信号端lc由高电位变为低电位，使得第一级传信号端cout(n)输出低电位。

在第二空白时间段702中，由于复位信号端total-reset由高电位拉低为低电位，使得第五晶体管t82关闭，而此时第一时钟信号端ckb和第二时钟信号端ckc维持高电位，低频控制信号端lc维持低电位，使得第一级传信号端cout(n)维持低电位，第一信号输出端wr(n)、第二信号输出端rd(n)维持高电位。

在第三空白时间段703中，第二信号输入端vst由低电位变为高电位，使得第十三晶体管t33和第十四晶体管t34打开，第一点q1的电位被拉低至低电位，而由于第一时钟信号端ckb维持高电位，第八晶体管t24打开，第二点q2被拉低至低电位，相应的第九晶体管t23、第十晶体管t22、第十一晶体管t21、第二十八晶体管t52、第三十晶体管t54关闭，第三点qb点的电位拉升至高电位，相应的第二十二晶体管t44、第二十三晶体管t45、第二十四晶体管t43、第二十五晶体管t42、第二十六晶体管t41均打开，第一级传信号端cout(n)维持低电位，第一信号输出端wr(n)和第二信号输出端rd(n)被拉低至低电位。

在第四空白时间段704中，第二信号输入端vst由高电位变为低电位，使得第十三晶体管t33和第十四晶体管t34关闭，第一级传信号端cout(n)、第一信号输出端wr(n)和第二信号输出端rd(n)维持低电位。

在第五空白时间段705中，第一信号输入端lsp由低电位变为高电位，第一晶体管t71和第二晶体管t72打开，由于第二级传信号端cout(n-1)保持低电位，则第五点m被复位为低电位，第四晶体管t81关闭，第一点q1、第二点q2、第一级传信号端cout(n)、第一信号输出端wr(n)和第二信号输出端rd(n)维持低电位。

如图8所示，本申请实施例提供一种像素电路，该像素电路包括数据信号端data、第三十一晶体管t1、第三十二晶体管t2、第三十三晶体管t3、存储电容cbt、第一信号输出端wr、第二信号输出端rd、第一电源电压端vdd、第二电源电压端vss、栅极点g、源极点s，第一信号输出端wr对应栅极驱动电路中的第一信号输出端wr(n)、第二信号输出端rd对应栅极驱动电路中的第二信号输出端rd(n)，通过采用本申请实施例提供的栅极驱动电路提供像素电路的驱动信号，降低了栅极驱动电路的宽度，降低了显示面板的边框的宽度。

本申请实施例提供一种显示面板，所述显示面板包括栅极驱动电路，所述栅极驱动电路包括：

逻辑寻址单元，与第一点连接，用于在空白时间段将第一点和第二点的电位拉高；

上拉控制单元，与所述逻辑寻址单元和所述第一点连接，用于在显示时间段将所述第一点的电位拉高；

上拉单元，包括第一点、第二点和低频控制信号源，所述上拉单元与所述上拉控制单元连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高；

第一下拉单元，与所述第一点连接，用于在空白时间段结束时将第一点的电位拉低；

第二下拉单元，与所述第一点连接，用于在显示时间段将第一点的电位拉低；

第三下拉单元，与所述第二点连接，用于在显示时间段将第二点的电位拉低；

第四下拉单元，与第三点连接，用于在显示时间段开始时将第三点的电位拉低；

第一下拉维持单元，与所述第一点连接，用于维持所述第一点的低电位；

第二下拉维持单元，用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位；

反相器，包括第三点，用于将第一点和第三点的电位反相。

在一种实施例中，在显示面板中，所述逻辑寻址单元包括第二级传信号端、第一信号输入端、高电位输入端、复位信号端、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一存储电容，所述第一晶体管的栅极与所述第一信号输入端连接，所述第一晶体管的第一电极与所述第二级传信号端连接，所述第一晶体管的第二电极与所述第二晶体管的第一电极连接，所述第一晶体管的第二电极与所述第三晶体管的第二电极连接，所述第二晶体管的栅极与所述第一信号输入端连接，所述第二晶体管的第二电极与所述第一存储电容的第一极板连接，所述第三晶体管的第一电极与所述高电位输入端连接，所述第三晶体管的栅极与所述第一存储电容的第一极板连接，所述高电位输入端与所述第一存储电容的第二极板连接，所述第四晶体管的栅极与所述第一存储电容的第一极板连接，所述第四晶体管的第一电极与所述高电位输入端连接，所述第四晶体管的第二电极与所述第五晶体管的第一电极连接，所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第二电极与所述第一点连接。

在一种实施例中，在显示面板中，所述上拉控制单元包括第二级传信号端、第四点、第六晶体管、第七晶体管，所述第六晶体管的栅极和第一电极与所述第二级传信号端连接，所述第六晶体管的第二电极连接至所述第四点，所述第七晶体管的栅极与所述第二级传信号端连接，所述第七晶体管的第一电极连接至所述第四点，所述第七晶体管的第二电极连接至所述第一点。

在一种实施例中，在显示面板中，还包括第一级传信号端、第一信号输出端和第二信号输出端，所述上拉单元还包括第一时钟信号端、第二时钟信号端、所述第四点、第二存储电容、第三存储电容、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管，所述第八晶体管的栅极连接所述第一时钟信号端，所述第八晶体管的第一电极连接所述第一点，所述第八晶体管的第二电极连接所述第九晶体管的栅极，所述第九晶体管的第一电极连接所述低频控制信号源，所述第九晶体管的第二电极连接所述第一级传信号端，所述第十晶体管的栅极连接所述第二点，所述第十晶体管的第一电极连接所述第一时钟信号端，所述第十晶体管的第二电极连接所述第一信号输出端，所述第十一晶体管的栅极连接所述第二点，所述第十一晶体管的第一电极连接所述第二时钟信号端，所述第十一晶体管的第二电极连接所述第二信号输出端，所述第十二晶体管的栅极连接所述第二点，所述第十二晶体管的第一电极连接所述第四点，所述第十二晶体管的第二电极连接所述第一信号输出端，所述第二存储电容的第一极板连接所述第二点，所述第二存储电容的第二极板连接所述第一信号输出端，所述第三存储电容的第一极板连接所述第二点，所述第三存储电容的第二极板连接所述第二信号输出端。

在一种实施例中，在显示面板中，所述第一下拉单元包括第一低电位输入端、第二信号输入端、第十三晶体管、第十四晶体管，所述第十三晶体管的栅极连接所述第二信号输入端，所述第十三晶体管的第一电极连接所述第十四晶体管的第二电极，所述第十三晶体管的第二电极连接所述第一点，所述第十四晶体管的栅极连接所述第二信号输入端，所述第十四晶体管的第一电极连接所述第一低电位输入端。

在一种实施例中，在显示面板中，所述第二下拉单元包括第三级传信号端、所述第四点、第十五晶体管、第十六晶体管，所述第十五晶体管的栅极连接所述第三级传信号输入端，所述第十五晶体管的第一电极连接所述第四点，所述第十五晶体管的第二电极连接所述第一点，所述第十六晶体管的栅极连接所述第三级传信号输入端，所述第十六晶体管的第一电极连接所述第一低电位输入端，所述第十六晶体管的第二电极连接所述第四点。

在一种实施例中，在显示面板中，所述第三下拉单元包括所述第三级传信号端、所述第四点、第十七晶体管、第十八晶体管，所述第十七晶体管的栅极连接所述第三级传信号端，所述第十七晶体管的第一电极连接所述第四点，所述第十七晶体管的第二电极连接所述第二点，所述第十八晶体管的栅极连接所述第三级传信号端，所述第十八晶体管的第一电极连接所述第一低电位输入端，所述第十八晶体管的第二电极连接所述第四点。

在一种实施例中，在显示面板中，所述第四下拉单元包括所述第一级传信号端、所述复位信号端、第五点、第十九晶体管、第二十晶体管、第二十一晶体管，所述第十九晶体管的栅极连接所述第一级传信号端，所述第十九晶体管的第一电极连接第二低电位输入端，所述第十九晶体管的第二电极连接所述第三点，所述第二十晶体管的栅极连接所述复位信号端，所述第二十晶体管的第一电极连接所述第二十一晶体管的第二电极，所述第二十一晶体管的栅极连接所述第五点，所述第二十一晶体管的第一电极连接所述第二低电位输入端。

在一种实施例中，在显示面板中，所述第一下拉维持单元包括所述第四点、第二十二晶体管、第二十三晶体管，所述第二十二晶体管的栅极连接所述第三点，所述第二十二晶体管的第一电极连接所述第四点，所述第二十二晶体管的第二电极连接所述第一点，所述第二十三晶体管的栅极连接所述第三点，所述第二十三晶体管的第一电极连接所述第一低电位输入端、所述第二十三晶体管的第二电极连接所述第四点。

在一种实施例中，在显示面板中，所述第二下拉维持单元包括第三低电位输入端、第二十四晶体管、第二十五晶体管、第二十六晶体管，所述第二十四晶体管的栅极连接所述第三点，所述第二十四晶体管的第一电极连接所述第一低电位输入端，所述第二十四晶体管的第二电极连接所述第一级传信号端，所述第二十五晶体管的栅极连接所述第三点，所述第二十五晶体管的第一电极连接所述第三低电位输入端，所述第二十五晶体管的第二电极连接所述第一信号输出端，所述第二十六晶体管的栅极连接所述第三点，所述第二十六晶体管的第一电极连接所述第三低电位输入端，所述第二十六晶体管的第二电极连接所述第二信号输出端。

在一种实施例中，在显示面板中，所述反相器还包括所述高电位输入端、所述第二低电位输入端、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管，所述第二十七晶体管的栅极和第一电极连接所述高电位输入端，所述第二十七晶体管的第二电极连接所述第二十八晶体管的第一电极，所述第二十八晶体管的栅极连接所述第一点，所述第二十八晶体管的第二电极连接所述第二低电位输入端，所述第二十九晶体管的栅极连接所述第二十七晶体管的第二电极，所述第二十九晶体管的第一电极连接所述高电位输入端，所述第二十九晶体管的第二电极连接所述第三点，所述第三十晶体管的栅极连接所述第一点，所述第三十晶体管的第一电极连接所述第二低电位输入端，所述第三十晶体管的第二电极连接所述第三点。

根据以上实施例可知：

本申请实施例提供一种栅极驱动电路和显示面板，该栅极驱动电路包括逻辑寻址单元、上拉控制单元、上拉单元、第一下拉单元、第二下拉单元、第三下拉单元、第四下拉单元、第一下拉维持单元、第二下拉维持单元和反相器，所述逻辑寻址与第一点连接，用于在空白时间段将第一点和第二点的电位拉高，所述上拉控制单元与所述逻辑寻址单元和所述第一点连接，用于在显示时间段将所述第一点的电位拉高，所述上拉单元包括第一点、第二点和低频控制信号源，所述上拉单元与所述上拉控制单元连接，用于将第一级传信号、第一输出信号和第二输出信号的电位拉高，所述第一下拉单元与所述第一点连接，用于在空白时间段结束时将第一点的电位拉低，所述第二下拉单元与所述第一点连接，用于在显示时间段将第一点的电位拉低，所述第三下拉单元与所述第二点连接，用于在显示时间段将第二点的电位拉低，所述第四下拉单元与第三点连接，用于在显示时间段开始时将第三点的电位拉低，所述第一下拉维持单元与所述第一点连接，用于维持所述第一点的低电位，所述第二下拉维持单元用于维持所述第一级传信号、所述第一输出信号、所述第二输出信号的低电位，所述反相器包括第三点，用于将第一点和第三点的电位反相，通过在栅极驱动电路中设置低频控制信号源和第三下拉单元，使得第三下拉单元调节电路中第二点的电位，相应的低频控制信号源可以向第一级传信号端输出信号，使得低频控制信号源和第三下拉单元取代一组时钟信号，而由于低频控制信号源和第三下拉单元所占空间较小，使得降低了栅极驱动电路的宽度，从而减小了显示面板的边框，缓解了现有goa电路存在时钟信号线较多，导致显示面板的边框较大的技术问题。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种栅极驱动电路和显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。