移位寄存器及其驱动方法、栅极驱动电路、显示装置与流程

1.本公开涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。


背景技术：

2.oled(organic light-emitting diode，有机电致发光二极管)显示的应用范围越来越光，一些显示产品需要面临的使用场景差异大，对于刷新率的要求也是迥异，需要屏幕在几hz到200～300hz的刷新率下都有好的显示效果。
3.在oled显示基板中，栅极驱动电路与多条栅线连接，逐行为各栅线提供扫描信号。多条栅线和多条数据线交叉限定出多个像素，每个像素中设置有像素电路和发光器件，像素电路的工作阶段包括数据写入和补偿阶段，在数据写入和补偿阶段，像素电路响应于扫描信号将数据电压和阈值电压写入存储电容中，从而进行阈值补偿。通过数据写入和阈值补偿分离的方式可以有效提升像素可以支持的刷新率，但是像素需要有一个可以调整脉宽的扫描信号来补偿时长。


技术实现要素：

4.本公开提出了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
5.本公开提供一种移位寄存器，包括：
6.输入电路，被配置为响应于第一时钟端的第一电平信号，将输入端的信号传输至第七节点；
7.第一控制电路，被配置为响应于第二时钟端的第一电平信号和所述第七节点的第一电平信号，将所述第二时钟端的信号传输至第一节点；
8.第二控制电路，被配置为响应于第三时钟端的第一电平信号，将输入端的信号传输至第二节点；
9.第三控制电路，被配置为响应于所述输入端的信号、所述第二时钟端和所述第三时钟端的信号，为所述第三节点提供信号；
10.第一输出电路，被配置为响应于所述第一节点的第一电平信号，将时钟电源端的信号传输至输出端；
11.第二输出电路，被配置为响应于所述第二节点的第一电平信号，将第一电源端的信号传输至所述输出端；所述第一电源端用于提供第一电平信号；
12.第三输出电路，被配置为响应于所述第三节点的第一电平信号，将第二电源端的信号传输至所述输出端；所述第二电源端用于提供第二电平信号。
13.在一些实施例中，所述输入电路包括：
14.第一晶体管，其控制极连接所述第一时钟端，第一极连接所述输入端，第二极连接所述第七节点。
15.在一些实施例中，所述第一控制电路包括：
16.第二晶体管，其控制极连接所述第七节点，第一极连接所述第二时钟端，第二极连接第四节点；
17.第三晶体管，其控制极连接所述第二时钟端，第一极连接所述第四节点，第二极连接所述第一节点；
18.第五电容，其两端分别连接所述第七节点和所述第四节点。
19.在一些实施例中，所述移位寄存器还包括：
20.第四控制电路，被配置为响应于所述第二节点的第一电平信号，将所述第一时钟端的信号传输至所述第七节点，将所述第二电源端的信号传输至所述第一节点。
21.在一些实施例中，所述第四控制电路包括：
22.第四晶体管，其控制极连接所述第二节点，第一极连接所述第七节点，第二极连接所述第一时钟端；
23.第五晶体管，其控制极连接所述第二节点，第一极连接所述第一节点，第二极连接所述第二电源端。
24.在一些实施例中，所述第二控制电路包括：
25.第六晶体管，其控制极连接所述第三时钟端，第一极连接所述输入端，第二极连接所述第二节点；
26.第二电容，其两端分别连接所述第二节点和所述第一电源端。
27.在一些实施例中，所述第三控制电路包括：
28.第一控制子电路，被配置为响应于所述第二时钟端的第一电平信号，将所述第一电源端的信号传输至第六节点；以及，响应于所述第二节点的第一电平信号，将所述第二时钟端的信号传输至所述第六节点；
29.第二控制子电路，被配置为响应于所述第六节点的第一电平信号和所述第三时钟端的第一电平信号，将所述第三时钟信号端的信号传输至所述第三节点；
30.第三控制子电路，被配置为响应于所述输入端的第一电平信号和所述第二时钟端的第一电平信号，将所述第二电源端的信号传输至所述第三节点；
31.存储子电路，被配置为在所述第三节点浮接时，保持所述第三节点与所述第二电源端之间的电压。
32.在一些实施例中，所述第一控制子电路包括：
33.第七晶体管，其控制极连接所述第二时钟端，第一极连接所述第一电源端，第二极连接所述第六节点；
34.第八晶体管，其控制极连接所述第二节点，第一极连接所述第二时钟端，第二极连接所述第六节点。
35.在一些实施例中，所述第二控制子电路包括：
36.第九晶体管，其控制极连接所述第六节点，第一极连接所述第三时钟端；
37.第四电容，其两端分别连接所述第六节点和所述第九晶体管的第二极；
38.第十晶体管，其控制极连接所述第三时钟端，所述第十晶体管的第一极连接所述第九晶体管的第二极，所述第十晶体管的第二极连接所述第三节点。
39.在一些实施例中，所述第三控制子电路包括：
40.第十五晶体管，其控制极连接所述第二时钟端，第一极连接所述输入端；
41.第十一晶体管，其控制极连接所述第十五晶体管的第二极，所述第十一晶体管的第一极连接所述第二电源端；所述第十一晶体管的第二极连接所述第三节点。
42.在一些实施例中，所述存储子电路包括第三电容，所述第三电容的两端分别连接所述第三节点和所述第二电源端。
43.在一些实施例中，所述第一输出电路包括：
44.第十二晶体管，其控制极连接所述第一节点，第一极连接所述时钟电源端，第二极连接所述输出端；
45.第一电容，其两端分别连接所述第一节点和所述输出端。
46.在一些实施例中，所述第二输出电路包括：第十三晶体管，其控制极连接所述第二节点，第一极连接所述第一电源端，第二极连接所述输出端。
47.在一些实施例中，所述第三输出电路包括：第十四晶体管，其控制极连接所述第三节点，第一极连接所述输出端，第二极连接所述第二电源端。
48.本公开还提供一种如上述移位寄存器的驱动方法，包括：
49.在第一阶段，所述输入端和所述第一时钟端提供第一电平信号，所述第二时钟端和所述第三时钟端提供第二电平信号；所述输入电路将所述第一时钟端的信号传输至第七节点，所述第三输出电路将第二电源端的信号传输至所述输出端；
50.在第二阶段，所述输入端和所述第二时钟端提供第一电平信号，所述第一时钟端和所述第三时钟端提供第二电平信号，所述时钟电源端提供第一电平信号；所述第一控制电路将所述第二时钟端的信号传输至所述第一节点，所述第一输出电路将所述时钟电源端的第一电平信号传输至所述输出端；
51.在第三阶段，所述输入端和所述第三时钟端提供第一电平信号，所述第一时钟端和所述第二时钟端提供第二电平信号；所述第二控制电路将所述输入端的信号传输至所述第二节点，所述第二输出电路将所述第一电平端的信号传输至所述输出端；
52.在第四阶段，所述输入端、所述第一时钟端、所述第三时钟端提供第二电平信号，所述第二时钟端提供第一电平信号，所述第二时钟端提供第一电平信号；所述第二输出电路将所述第一电源端的信号传输至所述输出端；
53.在第五阶段，所述输入端、所述第一时钟端、所述第二时钟端提供第二电平信号，所述第三时钟端提供第一电平信号；所述第三控制电路将所述第三时钟端的第一电平信号传输至所述第三节点，所述第三输出电路将所述第二电源端的信号传输至所述输出端。
54.本公开还提供一种栅极驱动电路，包括多个级联的上述移位寄存器。
55.本公开还提供一种显示装置，包括上述的栅极驱动电路。
附图说明
56.附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
57.图1为本公开的一些实施例中提供的移位寄存器的示意图。
58.图2为本公开的另一些实施例中提供的移位寄存器的示意图。
59.图3为本公开的另一些实施例中提供的移位寄存器的示意图。
60.图4为本公开的一些实施例中提供的移位寄存器的时序图。
61.图5为本公开的一些实施例提供的移位寄存器中各晶体管在第一阶段的通断状态示意图。
62.图6为本公开的一些实施例提供的移位寄存器中各晶体管在第二阶段的通断状态示意图。
63.图7为本公开的一些实施例提供的移位寄存器中各晶体管在第三阶段的通断状态示意图。
64.图8为本公开的一些实施例提供的移位寄存器中各晶体管在第四阶段的通断状态示意图。
65.图9为本公开的一些实施例提供的移位寄存器中各晶体管在第五阶段的通断状态示意图。
66.图10为本公开的另一些实施例中提供的移位寄存器的示意图。
67.图11为图10中所示的移位寄存器的工作时序图。
68.图12为本公开的一些实施例中提供的移位寄存器的驱动方法示意图。
具体实施方式
69.以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
70.本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接(例如两个耦接的元件之间还可以存在其他电子元件)的。
71.本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为n型晶体管，也可以为p型晶体管。在本公开实施例中，当采用n型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为p型晶体管为例进行的说明。
72.在本公开中，“第一电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“第二电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。在一些实施例中，第一电平信号可以为高电平信号，第二电平信号可以为低电平信号；在另一些实施例中，第一电平信号可以为低电平信号，第二电平信号可以为高电平信号。其中，对于n型晶体管而言，第一电平信号为高电平信号，第一电平电位为高电平电位；第二电平信号为低电平信号，第二电平电位为低电平电位。对于p型晶体管而言，第一电平信号为低电平信号，第一电平电位为低电平电位；第二电平信号为高电平信号，第二电平电位为高电平电位。
73.oled(organic light-emitting diode，有机电致发光二极管)显示的应用已经逐
渐从中小尺寸的手表/手机/平板等领域扩展到计算机(pc)/监视器(monitor)等领域。由于pc等需要面临的使用场景差异大，对于刷新率的要求也是迥异，如文字阅读或者省电模式一般要求刷新率低于10hz，网页浏览、视频等需求在48～60hz不等；游戏等场景又需要刷新率达到120～144hz甚至240hz以上，这就要求屏幕在几hz到200～300hz的刷新率下都有好的显示效果。
74.在显示基板中，栅极驱动电路包括级联的多个移位寄存器，移位寄存器与栅线连接，多个移位寄存器依次为多条栅线提供扫描信号。多条栅线和多条数据线交叉限定出多个像素，每个像素中设置有像素电路和发光器件，像素电路的工作阶段包括数据写入和补偿阶段，在数据写入和补偿阶段，像素电路响应于扫描信号将数据电压和阈值电压写入存储电容中，从而进行阈值补偿。通过数据写入和阈值补偿分离的方式可以有效提升像素可以支持的刷新率，但是像素需要有一个可以调整脉宽的扫描信号来补偿时长。其中，上述发光器件的结构包括多种，可以根据实际需要选择设置。例如，上述发光器件可以为oled、量子点发光二极管(quantum dot light emitting diodes，简称qled)或微发光二极管(micro light emitting diodes，简称micro led)等。
75.以晶体管为p型为例，在相关技术的扫描信号脉宽可调的方案中，扫描信号的下降沿时间较大，宽度可以达到1h以上。由于这个下降沿的位置处于阈值补偿的初始时刻，因此，当下降沿时间较大时会对像素电路的整体补偿效果有所影响。
76.图1为本公开的一些实施例中提供的移位寄存器的示意图，如图1所示，移位寄存器包括：输入电路80、第一控制电路10、第二控制电路20、第三控制电路30、第一输出电路50、第二输出电路60和第三输出电路70。
77.其中，输入电路80与第一时钟端ck1、移位寄存器的输入端in连接，被配置为，响应于第一时钟端ck1的第一电平信号，将输入端in的信号传输至第七节点n7。
78.第一控制电路10与第七节点n7、第二时钟端ck2连接，被配置为，响应于第二时钟端ck2的第一电平信号和第七节点n7的第一电平信号，将第二时钟端ck2的信号传输至第一节点n1。第七节点n7为输入电路80与第一控制电路10之间的连接节点，第一节点n1为第一控制电路10与第一输出电路50之间的连接节点。
79.第二控制电路20与输入端in、第三时钟端ck3连接，被配置为，响应于第三时钟端ck3的第一电平信号，将输入端in的信号传输至第二节点n2。第二节点n2为第二控制电路20与第二输出电路60之间的连接节点。
80.第三控制电路30与输入端in、第二时钟端ck2、第三时钟端ck3连接，响应于输入端in的信号、第二时钟端ck2和第三时钟端ck3的信号，为第三节点n3提供信号，第三节点n3为第三控制电路30与第三输出电路70之间的连接节点。
81.例如，第三控制电路30可以被配置为，响应于输入端in的第一电平信号、第二时钟端ck2和第三时钟端ck3的第二电平信号，对第三节点n3的电位进行保持；并响应于输入端in的第二电平信号、第二时钟端ck2的第二电平信号、以及第三时钟端ck3的第一电平信号，为第三节点n3提供第一电平信号。
82.第一输出电路50与第一节点n1、时钟电源端ckbo和输出端azout连接，被配置为响应于第一节点n1的第一电平信号，将时钟电源端ckbo的信号传输至输出端azout。其中，时钟电源端ckbo为提供时钟信号的电源端，该电源端所提供的时钟信号在第一电平状态和第
二电平状态之间切换。
83.第二输出电路60与第二节点n2、第一电源端v1和输出端azout连接，被配置为响应于第二节点n2的第一电平信号，将第一电源端v1的信号传输至输出端azout。其中，第一电源端v1用于提供第一电平信号。
84.第三输出电路70与第三节点n3、输出端azout和第二电源端v2连接，被配置为响应于第三节点n3的第一电平信号，将第二电源端v2的信号传输至输出端azout。其中，第二电源端v2用于提供第二电平信号。
85.在本公开实施例中，移位寄存器的工作状态可以包括至少五个阶段，在第一阶段，输入端in和第一时钟端ck1提供第一电平信号，第二时钟端ck2和第三时钟端ck3提供第二电平信号；输入电路80将输入端in的信号传输至第七节点n7，第三控制电路30控制第三节点n3保持上一阶段的第一电平电位，第三输出电路70将第二电源端v2的信号传输至输出端azout。
86.在第二阶段，输入端in和第二时钟端ck2提供第一电平信号，第一时钟端ck1和第三时钟端ck3提供第二电平信号，时钟电源端ckbo提供第一电平信号；第一控制电路10将第二时钟端ck2的第一电平信号传输至第一节点n1，第一输出电路50将时钟电源端ckbo的第一电平信号传输至输出端azout。
87.在第三阶段，输入端in和第三时钟端ck3提供第一电平信号，第一时钟端ck1和第二时钟端ck2提供第二电平信号；第二控制电路20将输入端in的信号传输至第二节点n2，第二输出电路60将第一电平端的信号传输至输出端azout。
88.在第四阶段，输入端in、第一时钟端ck1、第三时钟端ck3提供第二电平信号，第二时钟端ck2提供第一电平信号，第二时钟端ck2提供第一电平信号；第二节点n2保持第三阶段的第一电平电位，第二输出电路60将第一电源端v1的信号传输至输出端azout。
89.在第五阶段，输入端in、第一时钟端ck1、第二时钟端ck2提供第二电平信号，第三时钟端ck3提供第一电平信号；第三控制电路30将第三时钟端ck3的第一电平信号传输至第三节点n3，第三输出电路70将第二电源端v2的信号传输至输出端azout。
90.可以看出，输入端in从第一阶段的开始时刻开始提供第一电平信号，在第四阶段的开始时刻停止提供第一电平信号；而输出端azout在第二阶段的开始时刻开始输出第一电平信号，在第五阶段的开始时刻停止输出第一电平信号，从而实现移位功能。
91.在本公开实施例中，第一控制电路10、第二控制电路20和第三控制电路30均会受控于输入端in以及第一时钟端ck1、第二时钟端ck2和第三时钟端ck3中的至少一者，来分别控制第一节点n1、第二节点n2和第三节点n3的电位，而第一输出电路50、第二输出电路60和第三输出电路70分别响应于第一节点n1、第二节点n2和第三节点n3的电位，来控制输出端azout的输出。因此，通过控制输入端in、第一时钟端ck1、第二时钟端ck2和第三时钟端ck3的信号，可以调节输出端azout输出信号的脉宽。并且，当第一节点n1处于第一电平电位时，第一输出电路50并不是将第一电源端的信号传输到输出端azout，而是将时钟电源端ckbo的信号传输至输出端azout，从而可以减小扫描信号的下降沿的时间。
92.其中，第一输出电路50还可以被配置为，在第一节点n1浮接时，保持输出端azout与第一节点n1之间的电压不变。以第一电平信号为低电平信号为例，在第二阶段，第一节点n1浮接，因此，当时钟电源端ckbo的低电平信号传输至输出端azout时，第一节点n1的电位
进一步降低，从而保证第一输出电路50的导通，保证输出端azout的下降沿输出，减少扫描信号的下降沿的时间。
93.图2为本公开的另一些实施例中提供的移位寄存器的示意图，如图2所示，移位寄存器还可以包括：第四控制电路40，第四控制电路40连接第一节点n1、第二节点n2、第一时钟端ck1、第二电源端v2，第四控制电路40被配置为响应于第二节点n2的第一电平信号，将第一时钟端ck1的信号传输至第七节点n7，将第二电源端v2的信号传输至第一节点n1，从而保证第二节点n2处于第一电平状态时，第一节点n1处于第二电平状态，即，第二输出电路60将第二电源端v2与输出端azout导通时，第一输出电路50将时钟电源端ckbo与输出端azout之间保持断开状态，以防止对输出端azout的输出信号造成干扰。
94.图3为本公开的另一些实施例中提供的移位寄存器的示意图，图3所示的移位寄存器为图2的一种具体化实现方案，如图2和图3所示，输入电路80包括：第一晶体管t1，第一晶体管t1的控制极连接第一时钟端ck1，第一极连接输入端in，第二极连接第七节点n7。第一时钟端ck1提供第一电平信号时，第一晶体管t1的第一极和第二极导通，从而将输入端in的信号传输至第七节点n7。
95.在一些实施例中，第一控制电路10包括：第二晶体管t2、第三晶体管t3和第五电容c5，第二晶体管t2的控制极连接第七节点n7，第一极连接第二时钟端ck2，第二极连接第四节点n4。第三晶体管t3的控制极连接第二时钟端ck2，第一极连接第四节点n4，第二极连接第一节点n1。第五电容c5的两端分别连接第七节点n7和第四节点n4。
96.在一些实施例中，第二控制电路20包括：第六晶体管t6和第二电容c2，第六晶体管t6的控制极连接第三时钟端ck3，第一极连接输入端in，第二极连接第二节点n2。第二电容c2的两端分别连接第二节点n2和第一电源端v1。
97.在一些实施例中，第三控制电路30包括：第一控制子电路31、第二控制子电路32、第三控制子电路33和存储子电路34。其中，第一控制子电路31连接第二时钟端ck2、第一电源端v1、第二节点n2和第六节点n6，第一控制子电路31被配置为响应于第二时钟端ck2的第一电平信号，将第一电源端v1的信号传输至第六节点n6；以及，响应于第二节点n2的第一电平信号，将第二时钟端ck2的信号传输至第六节点n6。第六节点n6为第一控制子电路31与第二控制子电路32之间的连接节点。
98.第二控制子电路32连接第六节点n6、第三节点n3和第三时钟端ck3，被配置为响应于第六节点n6的第一电平信号和第三时钟端ck3的第一电平信号，将第三时钟端ck3的信号传输至第三节点n3。
99.第三控制子电路33连接输入端in、第二时钟端ck2、第二电源端v2和第三节点n3，被配置为响应于输入端in的第一电平信号和第二时钟端ck2的第一电平信号，将第二电源端v2的信号传输至第三节点n3。
100.在上述第一阶段，第三节点n3浮接，在第三控制子电路33的电压保持作用下，第三节点n3保持之前的第一电平电位，此时，第三控制子电路33将第二电源端v2的第二电平信号传输至输出端azout。在上述第二阶段，第二输出电路60将第一电源端v1的第一电平信号传输至输出端azout；同时，第三控制子电路33将第二电源端v2的第二电平信号传输至第三节点n3，第三输出电路70将第二电源端v2与输出端azout断开。在上述第三阶段，第二控制电路20将输入端in的第一电平信号传输至第二节点n2，第二输出电路60将第一电源端v1的
第一电平信号传输至输出端azout；同时，第四控制电路40将第二电源端v2的第二电平信号传输至第一节点n1，从而使第一输出电路50将输出端azout与时钟电源端ckbo断开；而第三节点n3保持上一阶段的第二电平电位，第三输出电路70保持将第二电源端v2与输出端azout断开。在上述第四阶段，第二节点n2保持上一阶段的第一电平电位，第二输出电路60将第一电源端v1的第一电平信号传输至输出端azout；同时，第三控制子电路33将第二电源端v2的第二电平信号传输至第三节点n3，第三输出电路70保持将第二电源端v2与输出端azout断开。在上述第五阶段，第二控制电路20将输入端in的第二电平信号传输至第三节点n3，第二输出电路60将第一电源端v1与输出端azout断开；同时，第三控制子电路33将第三时钟端ck3的第一电平信号传至第三节点n3，第三输出电路70将第二电源端v2的第二电平信号传输至输出端azout。
101.在一些实施例中，第一控制子电路31可以包括：第七晶体管t7、第二晶体管t2。其中，第七晶体管t7的控制极连接第二时钟端ck2，第一极连接第一电源端v1，第二极连接第六节点n6。第八晶体管t8的控制极连接第二节点n2，第一极连接第二时钟端ck2，第二极连接第六节点n6。
102.在一些实施例中，第二控制子电路32可以包括：第九晶体管t9、第四电容c4和第十晶体管t10，第九晶体管t9的控制极连接第六节点n6，第一极连接第三时钟端ck3，第二极连接第五节点n5。第四电容c4的两端分别连接第六节点n6和第五节点n5。第十晶体管t10的控制极连接第三时钟端ck3，第十晶体管t10的第一极连接第九晶体管t9的第二极，第十晶体管t10的第二极连接第三节点n3。
103.在一些实施例中，第三控制子电路33可以包括：第十五晶体管t15和第十一晶体管t11，第十五晶体管t15的控制极连接第二时钟端ck2，第一极连接输入端in。第十一晶体管t11的控制极连接第十五晶体管t15的第二极，第十一晶体管t11的第一极连接第二电源端；第十一晶体管t11的第二极连接第三节点n3。
104.在一些实施例中，存储子电路34包括第三电容c3，其两端分别连接述第三节点n3和第二电源端v2。
105.在一些实施例中，第四控制电路40可以包括：第四晶体管t4和第五晶体管t5，第四晶体管t4的控制极连接第二节点n2，第一极连接第七节点n7，第二极连接第一时钟端ck1。第五晶体管t5的控制极连接第二节点n2，第五晶体管t5的第一极连接第一节点n1，第五晶体管t5的第二极连接第二电源端v2。
106.在一些实施例中，第一输出电路50可以包括：第十二晶体管t12和第一电容c1，其中，第十二晶体管t12的控制极连接第一节点n1，第一极连接时钟电源端ckbo，第二极连接输出端azout。第一电容c1的两端分别连接第一节点n1和输出端azout。
107.第二输出电路60可以包括：第十三晶体管t13，其控制极连接第二节点n2，第一极连接第一电源端v1，第二极连接输出端azout。
108.第三输出电路70可以包括：第十四晶体管t14，其控制极连接第三节点n3，第一极连接输出端azout，第二极连接第二电源端v2。
109.图4为本公开的一些实施例中提供的移位寄存器的时序图，图5为本公开的一些实施例提供的移位寄存器中各晶体管在第一阶段的通断状态示意图，图6为本公开的一些实施例提供的移位寄存器中各晶体管在第二阶段的通断状态示意图，图7为本公开的一些实
施例提供的移位寄存器中各晶体管在第三阶段的通断状态示意图，图8为本公开的一些实施例提供的移位寄存器中各晶体管在第四阶段的通断状态示意图，图9为本公开的一些实施例提供的移位寄存器中各晶体管在第五阶段的通断状态示意图。下面结合图3至图9对本公开的实施例中移位寄存器的工作过程进行介绍。其中以移位寄存器中的各晶体管为p型晶体管为例进行说明。此时，低电平信号作为第一电平信号，高电平信号作为第二电平信号。图5至图9中，晶体管上的斜线表示晶体管断开。
110.在第一阶段t1，输入端in和第一时钟端ck1均提供低电平信号，第二时钟端ck2和第三时钟端ck3、时钟电源端ckbo均提供高电平信号。此时，第一晶体管t1导通，输入端in的低电平信号传输至第七节点n7，从而控制第二晶体管t2导通，第二时钟端ck2的高电平信号传输至第四节点n4。另外，第一节点n1、第二节点n2保持上一阶段的高电平电位；在第三电容c3的稳压作用下，第三节点n3保持上一阶段的低电平电位，从而使第十四晶体管t14导通，第二电源端v2的高电平信号传输至输出端azout。其余晶体管均关闭。
111.在第二阶段t2，输入端in和第二时钟端ck2提供低电平信号，第一时钟端ck1和第三时钟端ck3提供高电平信号，时钟电源端ckbo提供高电平信号。此时，第一晶体管t1断开；第七节点n7开始时保持上一阶段的低电平电位，从而使得第二晶体管t2导通，第二时钟端ck2的低电平信号传输至第四节点n4，在第五电容c5的自举作用下，第七节点n7的电位进一步降低，从而保证第二晶体管t2的开启。另外，第三晶体管t3在第二时钟端ck2提供的低电平信号的控制下导通，从而将第四节点n4的低电平信号传输至第一节点n1，此时，第十二晶体管t12导通，将时钟电源端ckbo的低电平信号传输至输出端azout。在时钟电源端ckbo的电位下降阶段，在第一电容c1的自举作用下，第一节点n1的电位进一步降低，从而保证输出端azout输出下降沿时间较短的扫描信号。
112.另外，在第二阶段t2，第七晶体管t7在第二时钟端ck2的低电平信号的控制下导通，第一电源端v1的低电平信号传输至第六节点n6，从而使第九晶体管t9导通。第十五晶体管t15在第二时钟端ck2的低电平信号的控制下导通，从而将输入端in的低电平信号传输至第十一晶体管t11的控制极，使得第十一晶体管t11导通，第二电源端v2的高电平信号传输至第三节点n3，第十四晶体管t14关闭，保证第二电源端v2的信号不会影响输出端azout。
113.在第三阶段t3，输入端in和第三时钟端ck3提供低电平信号，第一时钟端ck1、第二时钟端ck2和时钟电源端ckbo提供高电平信号。此时，第六晶体管t6在第三时钟端ck3的低电平信号的控制下导通，输入端in的低电平信号传输至的第二节点n2，从而控制第五晶体管t5导通，第二电源端v2的高电平信号传输至第一节点n1，从而控制第十二晶体管t12断开，同时为第一电容c1充电。同时，在第二节点n2的低电平信号的控制下，第十三晶体管t13导通，从而将第一电源端v1的低电平信号传输至输出端azout。另外，第八晶体管t8在第二节点n2的低电平信号的控制下导通，第二时钟端ck2的高电平信号传输至第六节点n6。其余晶体管关断。
114.在第一保持阶段t11，输入端in、第一时钟端ck1和时钟电源端ckbo均提供低电平信号，第二时钟端ck2和第三时钟端ck3均提供高电平信号。此时，第一晶体管t1导通，输入端in的低电平信号传输至第七节点n7，进而控制第二晶体管t2导通，第二时钟端ck2的高电平信号传输至第四节点n4。另外，第二节点n2保持上一阶段的低电平电位，从而控制第五晶体管t5和第十三晶体管t13导通，第二电源端v2的高电平信号传输至第一节点n1，进而使第
十二晶体管t12保持关断，同时，第十三晶体管t13将第一电源端v1的低电平信号传输至输出端azout。另外，在第二节点n2的控制下，第八晶体管t8导通，第二时钟端ck2的高电平信号传输至第六节点n6，而第三节点n3在第三电容c3的稳压作用下，保持上一阶段的高电平电位，控制第十四晶体管t14保持关断。在第一保持阶段t11，第一晶体管t1、第四晶体管t4、第五晶体管t5、第八晶体管t8和第十三晶体管t13导通，其余晶体管关断。
115.在第二保持阶段t12，输入端in、第二时钟端ck2提供低电平信号，第一时钟端ck1、第三时钟端ck3和时钟电源端ckbo提供高电平信号。此时，第二节点n2保持上一阶段的低电平电位，从而使得第四晶体管t4、第五晶体管t5、第八晶体管t8和第十三晶体管t13导通。由于第四晶体管t4导通，因此，第一时钟端ck1的高电平信号传输至第七节点n7。由于第五晶体管t5导通，因此，第二电源端v2的高电平信号传输至第一节点n1，从而为第一电容c1充电，且控制第十二晶体管t12保持关断状态。同时，第三晶体管t3在第二时钟端ck2的低电平信号的控制下导通，将第一节点n1的高电平信号传输至第四节点n4。另外，由于第十三晶体管t13导通，因此，第一电源端v1的低电平信号传输至输出端azout。由于第八晶体管t8导通，因此，第二时钟端ck2的低电平信号传输至第六节点n6，同时，第七晶体管t7在第二时钟端ck2的低电平信号的控制下导通，从而将第一电源端v1的低电平信号传输至第六节点n6，从而控制第九晶体管t9导通，进而将第三时钟端ck3的高电平信号传输至第五节点n5，为第四电容c4充电。另外，第五晶体管t5在第二时钟端ck2的低电平信号控制下导通，从而将输入端in的低电平信号传输至第十一晶体管t11的控制极，控制第十一晶体管t11导通，进而将第二电源端v2的高电平信号传输至第三节点n3，保证第十四晶体管t14处于断开状态。
116.在第三保持阶段t13，输入端in、第三时钟端ck3和时钟电源端ckbo提供低电平信号，第一时钟端ck1和第二时钟端ck2提供高电平信号。在第三保持阶段t13，各晶体管的开关状态与第三阶段t3相同，输出端azout输出低电平信号。这里不再赘述。
117.在第四保持阶段t14，输入端in、第一时钟端ck1提供低电平信号，第二时钟端ck2、第三时钟端ck3和时钟电源端ckbo均提供高电平信号。在第四保持阶段t14，各晶体管的开关状态与第一保持阶段t11相同，输出端azout输出低电平信号。这里不再赘述。
118.在第五保持阶段t15，输入端in、第二时钟端ck2、时钟电源端ckbo提供低电平信号，第一时钟端ck1和第三时钟端ck3提供高电平信号。在第五保持阶段t15，各晶体管的开关状态与第二保持阶段t12相同，输出端azout输出低电平信号，这里不再赘述。
119.在第六保持阶段t16，输入端in和第三时钟端ck3提供低电平信号，第一时钟端ck1、第二时钟端ck2和时钟电源端ckbo提供高电平信号。此时，各晶体管的开关状态与第三阶段t3相同，输出端azout输出低电平信号。这里不再赘述。
120.在第七保持阶段t17，输入端in、第一时钟端ck1和时钟电源端ckbo均提供低电平信号，第二时钟端ck2和第三时钟端ck3均提供高电平信号。此时，各晶体管的开关状态与第一保持阶段t11相同，输出端azout输出低电平信号。这里不再赘述。
121.在第四阶段t4，输入端in、第一时钟端ck1、第三时钟端ck3和时钟电源端ckbo提供高电平信号，第二时钟端ck2提供低电平信号。此时，第二节点n2保持上一阶段的低电平状态，从而控制第四晶体管t4、第五晶体管t5、第十三晶体管t13、第八晶体管t8导通。由于第四晶体管t4导通，因此，第一时钟端ck1的高电平信号传输至第七节点n7，以控制第二晶体管t2断开。由于第五晶体管t5导通，因此，第二电源端v2的高电平信号传输至第一节点n1，
从而控制第十二晶体管t12保持断开。由于第十三晶体管t13导通，因此，第一电源端v1的低电平信号传输至输出端azout。由于第八晶体管t8导通，因此，第二时钟端ck2的低电平信号传输至第六节点n6。同时，第三晶体管t3、第七晶体管t7和第十五晶体管t15在第二时钟端ck2的控制下导通，第七晶体管t7将第一电源端v1的低电平信号传输至第六节点n6，从而控制第九晶体管t9导通，第三电源端的高电平信号传输至第五节点n5。第十五晶体管t15将输入端in的高电平信号传输至第十一晶体管t11的栅极，n3保持上一阶段的高电平状态。
122.在第五阶段t5，输入端in、第一时钟端ck1、第二时钟端ck2提供高电平信号，第三时钟端ck3和时钟电源端ckbo提供低电平信号。此时，在第三时钟端ck3的低电平信号的控制下，第六晶体管t6、第九晶体管t9和第十晶体管t10导通。由于第六晶体管t6导通，因此，输入端in的高电平信号传输至第二节点n2，从而控制第四晶体管t4、第五晶体管t5、第十三晶体管t13、第八晶体管t8均关断。在第五电容c5的电压保持作用下，第七节点n7保持上一阶段的高电平状态，从而使第二晶体管t2保持断开状态。第一节点n1在第一电容c1的作用下保持上一阶段的高电平状态，从而控制第十二晶体管t12保持断开。另外，由于第九晶体管t9和第十晶体管t10均导通，因此，第三时钟端ck3的低电平信号传输至第三节点n3，从而控制第十四晶体管t14导通，进而将第二电源端v2的高电平信号传输至输出端azout。
123.通过移位寄存器的以上工作过程可以看出，通过控制输入端in输入低电平信号的时长，则可以控制输出端azout输出的低电平信号的时长。例如，上述第三阶段t3与第四阶段t4之间的各个保持阶段根据实际需要进行设定，可以选择其中的一个或多个保持阶段，也可以省去各个保持阶段，也可以增加更多的保持阶段。
124.图10为本公开的另一些实施例中提供的移位寄存器的示意图，图11为图10中所示的移位寄存器的工作时序图，如图10所示，移位寄存器的结构与图3中的移位寄存器的结构类似，区别仅在于，在图10中，各个晶体管均采用n型晶体管，相应地，在移位寄存器的时序图中，高电平信号作为第一电平信号，低电平信号作为第二电平信号。图11中各信号的时序与图4中电位相反，图10中的移位寄存器的工作过程与图3相同，这里不再赘述。
125.本公开还提供一种上述移位寄存器的驱动方法，图12为本公开的一些实施例中提供的移位寄存器的驱动方法示意图，如图12所示，驱动方法包括：
126.s1、在第一阶段，输入端和第一时钟端提供第一电平信号，第二时钟端和第三时钟端提供第二电平信号；输入电路将第一时钟端的信号传输至第七节点，第三控制电路控制第三节点保持上一阶段的第一电平电位，第三输出电路将第二电源端的信号传输至输出端。
127.s2、在第二阶段，输入端和第二时钟端提供第一电平信号，第一时钟端和第三时钟端提供第二电平信号，时钟电源端提供第一电平信号；第一控制电路将第二时钟端的信号传输至第一节点n1，第一输出电路将时钟电源端的第一电平信号传输至输出端。
128.s3、在第三阶段，输入端和第三时钟端提供第一电平信号，第一时钟端和第二时钟端提供第二电平信号；第二控制电路将输入端的信号传输至第二节点n2，第二输出电路将第一电平端的信号传输至输出端。
129.s4、在第四阶段，输入端、第一时钟端、第三时钟端提供第二电平信号，第二时钟端提供第一电平信号，第二时钟端提供第一电平信号；第二输出电路将第一电源端的信号传输至输出端。
130.s5、在第五阶段，输入端、第一时钟端、第二时钟端提供第二电平信号，第三时钟端提供第一电平信号；第三控制电路将第三时钟端的第一电平信号传输至第三节点，第三输出电路将第二电源端的信号传输至输出端。
131.移位寄存器的具体工作过程参见上文描述，这里不再赘述。
132.本公开实施例还提供一种栅极驱动电路，其包括多个级联的移位寄存器，每个移位寄存器可以采用上述实施例中的结构。其中，在相邻两级移位寄存器中，上一级移位寄存器的输出端与下一级移位寄存器的输入端连接。
133.另外，在相邻两级中，时钟电源端所输入的时钟信号相位相反。
134.本公开实施例还提供一种显示装置，其包括上述栅极驱动电路。显示装置还可以包括显示基板，该显示基板尤其可以适用于oled显示基板。
135.可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。