电电压的补偿效果图；
[0034] 图9为本发明实施例提供的一种像素电路的驱动方法流程图。
【具体实施方式】
[0035] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0036] 本发明实施例提供一种像素电路，如图2所示，可以包括第一晶体管T1、第二晶体 管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管17、第八 晶体管T8、存储电容Cst以及发光器件L。
[0037] 具体的，第一晶体管Tl的栅极连接第一信号输入端Vreset，第一极连接第一电压 端Vint或第二电压端Vsus，第二极与第二晶体管T2的第一极相连接。
[0038] 第二晶体管T2的栅极连接第二信号输入端Vgate，第二极与第八晶体管T8的第一 极相连接。
[0039] 第三晶体管T3的栅极连接存储电容Cst的一端，第一极连接第八晶体管T8的第 一极，第二极与第四晶体管T4的第一极相连接。
[0040] 第四晶体管T4的栅极连接第二信号输入端Vgate，第二极与数据电压端Vdata相 连接。
[0041] 第五晶体管T5的栅极连接第二信号输入端Vgate，第一极连接第二电压端Vsus， 第二极与存储电容Cst的另一端相连接。
[0042] 第六晶体管T6的栅极连接使能信号端EM，第一极连接存储电容Cst的另一端，第 二极与第七晶体管17的第一极相连接。
[0043] 第七晶体管17的栅极连接使能信号端EM，第一极连接第三电压端VDD，第二极与 第三晶体管T3的第二极相连接。
[0044] 第八晶体管T8的栅极连接使能信号端EM，第二极连接发光器件L的阳极。
[0045] 发光器件L的阴极与第四电压端VSS相连接。
[0046] 需要说明的是，本发明实施例中的发光器件L可以是现有技术中包括LED(Light EmittingDiode，发光二极管）或OLED(OrganicLightEmittingDiode，有机发光二极管） 在内的多种电流驱动发光器件。在本发明实施例中，是以OLED为例进行的说明，并且在如 图2所示的OLED像素电路中，第三电压端VDD输入的电压即为如图1所示的驱动控制线 ELVDD输入的供电电压。
[0047] 本发明实施例提供一种像素电路，包括第一晶体管、第二晶体管、第三晶体管、第 四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及发光器件。具 体的，第一晶体管的栅极连接第一信号输入端，第一极连接第一电压端或第二电压端，第二 极与所述第二晶体管的第一极相连接；第二晶体管的栅极连接第二信号输入端，第二极与 第八晶体管的第一极相连接；第三晶体管的栅极连接存储电容的一端，第一极连接第八晶 体管的第一极，第二极与第四晶体管的第一极相连接；第四晶体管的栅极连接第二信号输 入端，第二极与数据电压端相连接；第五晶体管的栅极连接第二信号输入端，第一极连接第 二电压端，第二极与存储电容的另一端相连接；第六晶体管的栅极连接使能信号端，第一极 连接存储电容的另一端，第二极与第七晶体管的第一极相连接；第七晶体管的栅极连接使 能信号端，第一极连接第三电压端，第二极与第三晶体管的第二极相连接；第八晶体管的栅 极连接使能信号端，第二极连接发光器件的阳极；发光器件的阴极与第四电压端相连接。
[0048] 这样一来，所述像素电路通过多个晶体管以及一个存储电容对电路进行开关和充 放电控制，并在存储电容的自举作用，保持存储电容两端的电压不变，从而使得流过发光二 极管的电流与TFT的阈值电压无关，因此可以避免由于阈值电压漂移导致的驱动电流不稳 定，显示亮度不均匀的问题。
[0049] 需要说明的是，第一、在本发明实施例中，第三电压端VDD输入的电压可以是高电 压，第一电压端Vint以及第四电压端VSS输入的电压可以是低电压或接地端；这里的高、低 仅表不输入的电压之间的相对大小关系。
[0050] 第二，根据晶体管沟道类型的不同，可以将晶体管分为P沟道晶体管（称为P型晶 体管）和N沟道晶体管（称为N型晶体管）。
[0051] 其中，当晶体管为P型晶体管时，由于P型晶体管中的载流子为空穴传输，因此晶 体管的漏极电位低，源极电位高，例如当图2中作为驱动晶体管的第三晶体管T3为P型晶 体管时，第一极电位为输入低电平的第四电压端，第二极为输入高电平的第三电压端VDD， 所以第一极应当为漏极，第二极为源极。因此本发明实施例中的所有晶体管均为P型晶体 管的情况下，第一极可以为漏极、第二极可以为源极。
[0052]当晶体管为N型晶体管时，由于N型晶体管中的载流子为电子传输，因此晶体管的 漏极电位高，源极电位低，同理可得，本发明实施例中的所有晶体管均为N型晶体管的情况 下，第一极可以为源极、第二极可以为漏极。
[0053] 此外，根据晶体管导电方式的不同，可以将上述像素电路中的晶体管分为增强型 晶体管和耗尽型晶体管，以下实施例均是以增强型晶体管为例进行的说明。
[0054] 以下通过具体的实施例，结合时序图（图3a或图3b)，对本发明实施例提供的像素 电路的工作过程进行详细的说明。
[0055] 实施例一
[0056] 本实施例是以所有晶体管为P型晶体管为例进行的说明。
[0057] 本实施例是以图2所示的像素电路中，第一晶体管Tl的第一极连接第一电压端 Vint为例进行的说明，并且像素电路的控制信号如图3a所示，其中第二电压Vsus-直输出 高电平。该像素电路的工作过程具体可以分为三个阶段，具体为：
[0058] 重置阶段P1，该阶段的等效电路图如图4所示，具体的，第一信号输入端Vreset低 电平，将第一晶体管Tl导通，使得第一电压端Vint输入的低电平能够对第三晶体管T3的 栅极（即节点G)进行复位，并将存储电容Cst中的电荷进行释放。
[0059] 此外，在该阶段，由于第二信号输入端Vgate和使能信号端EM输入高电平，因此除 了第一晶体管Tl和第三晶体管T3以外，其余的晶体管均处于截止状态。
[0060] 在这一阶段，由于第三晶体管T3的栅极电压VG被复位（VG=Vint)，从而使得像 素电路的节点G上残留的上一帧电压信号得以释放，避免了上一帧的残留电压信号对下一 帧电压信号的不良影响，确保了节点G电位的稳定性。
[0061] 写入阶段P2,该阶段的等效电路图如图5所示，在该阶段中，第二信号输入端 Vgate输入低电平，可以将第二晶体管T2、第四晶体管T4以及第五晶体管T5导通。此外，由 于结点G保持低电平，因此第三晶体管T3保持导通状态。在此情况下，第二电压端Vsus输 入高电平对存储电容Cst进行充电，使得存储电容Cst另一端，即节点A的电压VA=Vsus。 此外，数据电压端Vdata输入的高电平可以写入第三晶体管T3的源极，即节点S，并通过第 三晶体管T3后，将比数据电压端Vdata输入的数据电压低一个第三晶体管T3自身的阈值 电压Vth的电平写入第三晶体管T3的栅极，从而使得节点G的电位VG=Vdata- (-1VthI) =Vdata+1Vth|。其中，该公式中的（-|Vth|)表示第三晶体管T3自身的阈值电压为负值， 这是因为本发明实施例是以P