移位寄存器单元及其驱动方法、栅极驱动电路、显示装置的制造方法

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置的制造方法
【专利摘要】本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够降低处于非工作状态的移位寄存器输出端和内部节点的噪声。该移位寄存器单元包括上拉控制模块在信号输入端的控制下将信号输入端的信号输出至上拉节点；上拉模块在上拉节点的控制下将第一时钟信号输入端的第一时钟信号输出至信号输出端；下拉控制模块在第二时钟信号输入端和上拉节点的控制下将下拉节点的电位下拉至第一电压端的电位；降噪模块在下拉节点的控制下分别将上拉节点和信号输出端的电位下拉至第一电压端的电位；复位模块在复位信号端的控制下分别将上拉节点和信号输出端的电位下拉至第一电压端的电位。
【专利说明】
移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
【背景技术】
[0002]液晶显示器(Liquid Crystal Display，简称LCD)具有低福射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。
[0003]液晶显示器包括相互对盒的彩膜基板和阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的周边区域。上述显示区域设置有横纵交叉的栅线和数据线，栅线和数据线交叉界定出多个像素单元。周边区域设置有数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到数据线。此外，周边区域还设置有栅级驱动电路可以将输入的时钟信号经过移位寄存器转换成控制上述像素单元开启/关断的电压，并逐行施加到栅线上。
[0004]现有的栅极驱动电路常采用G0A(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域。其中，GOA电路中的每一级移位寄存器的输出端与一行栅线相连接。栅线在逐行扫描的过程中，一行栅线被扫描时，能够接收到与该栅线相连接移位寄存器的输出端输出的栅极扫描信号，而与未被扫描的栅线相连接的移位寄存器处于非工作状态，从而使得输出端能够保持无信号输出的状态。然而，受到当移位寄存器电路结构以及其内部驱动晶体管自身耦合电容的影响，使得电路节点以及驱动晶体管存储的电荷没有得到充分的释放，这样一来，在移位寄存器处于非工作状态时，会对移位寄存器输出端造成噪声干扰，降低GOA电路的稳定性。

【发明内容】

[0005]本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够降低处于非工作状态的移位寄存器输出端和内部节点的噪声。
[0006]为达到上述目的，本发明的实施例采用如下技术方案:
[0007]本发明实施例的一方面，提供一种移位寄存器单元，包括上拉控制模块、上拉模块、下拉控制模块、降噪模块以及复位模块;所述上拉控制模块连接信号输入端和上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的信号输出至所述上拉节点;所述上拉模块连接所述上拉节点、第一时钟信号输入端以及信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号输入端的第一时钟信号输出至所述信号输出端;所述下拉控制模块连接第二时钟信号输入端、下拉节点以及第一电压端，用于在所述第二时钟信号输入端和上拉节点的控制下，将所述下拉节点的电位下拉至所述第一电压端的电位;所述降噪模块连接所述下拉节点、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端的电位;所述复位模块连接复位信号端、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述复位信号端的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端的电位。
[0008]优选的，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，其第二极与所述上拉节点相连接。
[0009]优选的，所述上拉模块包括第二晶体管和第一电容;所述第二晶体管的栅极连接所述上拉节点，第一极连接第一时钟信号输入端，第二极与所述信号输出端相连接;所述第一电容的一端与所述上拉节点相连接，另一端连接所述信号输出端。
[0010]优选的，所述下拉控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第二电容;所述第三晶体管的栅极和第一极连接所述第二时钟信号输入端，第二极连接第四晶体管的栅极;所述第四晶体管的第一极连接所述第二时钟信号输入端，第二极与所述下拉节点相连接;所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第三晶体管的第二极，第二极与所述第一电压端相连接;所述第六晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接;所述第二电容的一端连接下拉节点，另一端与所述第一电压端相连接。
[0011]优选的，所述降噪模块包括第七晶体管和第八晶体管;所述第七晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接;所述第八晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接。
[0012]优选的，所述复位模块包括第九晶体管和第十晶体管;所述第九晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接;所述第十晶体管的栅极连接所述复位信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。
[0013]本发明实施例的另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的任意一种移位寄存器单元，第一级移位寄存器单元的信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端连接下一级移位寄存器单元的信号输入端;除了最后一级移位寄存器单元以外，下一级移位寄存器单元的复位信号端连接上一级移位寄存器单元的信号输出端;最后一级移位寄存器单元的复位信号端接收复位信号。
[0014]优选的，最后一级移位寄存器单元的复位信号端连接所述起始信号端，以通过所述起始信号端输入所述复位信号。
[0015]优选的，还包括反相器;所述反相器的第一输入端连接最后一级移位寄存器单元的信号输出端，所述反相器的第二输入端连接第一电压端，所述反相器的输出端连接最后一级移位寄存器单元的复位信号端，用于向最后一级移位寄存器单元的复位信号端输入所述复位信号。
[0016]本发明实施例的又一方面，提供一种显示装置，包括如上所述的任意一种栅极驱动电路。
[0017]本发明实施例的再一方面，提供一种移位寄存器单元的驱动方法，在一图像帧内，所述方法包括:在输入阶段:在信号输入端的控制下，上拉控制模块将所述信号输入端的信号输出至上拉节点；上拉模块将所述上拉节点的信号进行存储，并在所述上拉节点的控制下，将第一时钟信号输入端输出的第一时钟信号输出至信号输出端；
[0018]在输出阶段:
[0019]上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述第一时钟信号输入端的第一时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号；
[0020]在复位阶段:
[0021]下拉控制模块在所述第二时钟信号输入端和所述上拉节点的控制下，将所述第二时钟信号输入端的第二时钟信号输出至下拉节点，并将所述第二时钟信号输入端的电压进行存储；
[0022]降噪模块在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端；
[0023]复位模块在所述复位信号端的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端;在降噪阶段:所述下拉控制模块将上一阶段存储的电压输出至所述下拉节点；所述降噪模块在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端;在降噪保持阶段:所述下拉控制模块在所述第二时钟信号输入端和所述上拉节点的控制下，将所述第二时钟信号输入端的电压输出至下拉节点，并将所述第二时钟信号输入端的电压进行存储;所述降噪模块在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端;在下一图像帧之前重复所述降噪阶段和所述降噪保持阶段的信号输入端、第一时钟信号输入端以及第二时钟信号输入端的控制信号，使得所述信号输出端保持无信号输出的状态。
[0024]优选的，当所述移位寄存器单元中的晶体管均为N型晶体管时，在第一电压端输入低电平的情况下，所述方法包括:所述输入阶段:所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述信号输入端输入高电平;所述上拉节点为高电平，所述下拉节点为低电平，所述信号输出端输出低电平;所述输出阶段:所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，所述信号输入端输入低电平;所述上拉节点为高电平，所述下拉节点为低电平，所述信号输出端输出高电平;所述复位阶段:所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述信号输入端输入低电平;所述上拉节点为低电平，所述下拉节点为高电平，所述信号输出端输出低电平;所述降噪阶段:所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，所述信号输入端输入低电平;所述上拉节点为低电平，所述下拉节点为高电平，所述信号输出端输出低电平;所述降噪保持阶段:所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述信号输入端输入低电平;所述上拉节点为低电平，所述下拉节点为高电平，所述信号输出端输出低电平。
[0025]本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元包括上拉控制模块、上拉模块、下拉控制模块、降噪模块以及复位模块。其中，上拉控制模块连接信号输入端和上拉节点，用于在信号输入端的控制下，将信号输入端的信号输出至上拉节点。上拉模块连接上拉节点、第一时钟信号输入端以及信号输出端，用于在上拉节点的控制下，将第一时钟信号输入端的第一时钟信号输出至信号输出端。下拉控制模块连接第二时钟信号输入端、下拉节点以及第一电压端，用于在第二时钟信号输入端和上拉节点的控制下，将下拉节点的电位下拉至第一电压端的电位。降噪模块连接下拉节点、上拉节点、信号输出端以及第一电压端，用于在下拉节点的控制下，分别将上拉节点和信号输出端的电位下拉至第一电压端的电位。复位模块连接复位信号端、上拉节点、信号输出端以及第一电压端，用于在复位信号端的控制下，分别将上拉节点和信号输出端的电位下拉至第一电压端的电位。
[0026]这样一来，在一图像帧内，通过上拉控制模块可以控制上拉节点的电位进行控制，而该上拉节点可以控制上拉模块将第一时钟信号输入端的第一时钟信号输出至信号输出端，以使得信号输出端在输出阶段能够对与该信号输出端相连接的栅线输出栅极扫描信号。此外，下拉控制模块能够控制下拉节点的电位，以使得该下拉节点能够控制复位模块将上拉节点和信号输出端的电位下拉至第一电压端的电位，以对上拉节点和信号输出端的电位进行复位。并且，在下一图像帧之前，在上述下拉节点的控制下，降噪模块能够持续将上拉节点和信号输出端的电位下拉至第一电压端的电位，以对上拉节点和信号输出端的电压进行释放，降低信号输出端的噪声，以使得移位寄存器单元在非输出阶段持续保持无信号输出的状态，从而能够提高由该移位寄存器单元构成的栅极驱动电路的稳定性。
【附图说明】
[0027]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
[0029]图2为图1中各个模块的具体结构示意图；
[0030]图3为控制图2所示的移位寄存器单元的一种信号时序图；
[0031]图4为图2所示的移位寄存器单元在图3中的阶段Pl时的通断状态示意图；
[0032]图5为图2所示的移位寄存器单元在图3中的阶段P2时的通断状态示意图；
[0033]图6为图2所示的移位寄存器单元在图3中的阶段P3时的通断状态示意图；
[0034]图7为图2所示的移位寄存器单元在图3中的阶段P4时的通断状态示意图；
[0035]图8为图2所示的移位寄存器单元在图3中的阶段P5时的通断状态示意图；
[0036]图9为本发明实施例提供的一种栅极驱动电路的结构示意图；
[0037]图10为本发明实施例提供的另一种栅极驱动电路的结构示意图。
[0038]附图标记:
[0039]10-上拉控制模块;20-上拉模块;30-下拉控制模块;40-降噪模块;50-复位模块；100-反相器；INPUT-信号输入端;CLK-第一时钟信号端输入端;CLKB-第二时钟信号输入端；OUTPUT-信号输出端;RESET-复位信号端;VGL-第一电压端。
【具体实施方式】
[0040]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0041]本发明实施例提供一种移位寄存器单元，如图1所示，包括上拉控制模块10、上拉模块20、下拉控制模块30、降噪模块40以及复位模块50。
[0042]其中，上拉控制模块10连接信号输入端INHJT和上拉节点HJ，用于在信号输入端INPUT的控制下，将信号输入端INPUT的信号输出至上拉节点HJ。
[0043]上拉模块20连接上拉节点PU、第一时钟信号输入端CLK以及信号输出端OUTPUT，用于在上拉节点PU的控制下，将第一时钟信号输入端CLK的第一时钟信号输出至信号输出端OUTPUT。
[0044]下拉控制模块30连接第二时钟信号输入端CLKB、下拉节点H)以及第一电压端VGL，用于在第二时钟信号输入端CLKB和上拉节点PU的控制下，将下拉节点ro的电位下拉至第一电压端VGL的电位。
[0045]降噪模块40连接下拉节点PD、上拉节点HJ、信号输出端OUTPUT以及第一电压端VGL，用于在下拉节点ro的控制下，分别将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VGL的电位。
[0046]复位模块50连接复位信号端RESET、上拉节点PU、信号输出端OUTPUT以及第一电压端VGL，用于在复位信号端RESET的控制下，分别将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VGL的电位。
[0047]本发明实施例提供一种移位寄存器单元，包括上拉控制模块、上拉模块、下拉控制模块、降噪模块以及复位模块。其中，上拉控制模块连接信号输入端和上拉节点，用于在信号输入端的控制下，将信号输入端的信号输出至上拉节点。上拉模块连接上拉节点、第一时钟信号输入端以及信号输出端，用于在上拉节点的控制下，将第一时钟信号输入端的第一时钟信号输出至信号输出端。下拉控制模块连接第二时钟信号输入端、下拉节点以及第一电压端，用于在第二时钟信号输入端和上拉节点的控制下，将下拉节点的电位下拉至第一电压端的电位。降噪模块连接下拉节点、上拉节点、信号输出端以及第一电压端，用于在下拉节点的控制下，分别将上拉节点和信号输出端的电位下拉至第一电压端的电位。复位模块连接复位信号端、上拉节点、信号输出端以及第一电压端，用于在复位信号端的控制下，分别将上拉节点和信号输出端的电位下拉至第一电压端的电位。
[0048]这样一来，在一图像帧内，通过上拉控制模块可以控制上拉节点的电位进行控制，而该上拉节点可以控制上拉模块将第一时钟信号输入端的第一时钟信号输出至信号输出端，以使得信号输出端在输出阶段能够对与该信号输出端相连接的栅线输出栅极扫描信号。此外，下拉控制模块能够控制下拉节点的电位，以使得该下拉节点能够控制复位模块将上拉节点和信号输出端的电位下拉至第一电压端的电位，以对上拉节点和信号输出端的电位进行复位。并且，在下一图像帧之前，在上述下拉节点的控制下，降噪模块能够持续将上拉节点和信号输出端的电位下拉至第一电压端的电位，以对上拉节点和信号输出端的电压进行释放，降低信号输出端的噪声，以使得移位寄存器单元在非输出阶段持续保持无信号输出的状态，从而能够提高由该移位寄存器单元构成的栅极驱动电路的稳定性。
[0049]以下结合图2对图1所示的移位寄存器单元中各个模块的结构进行详细的举例说明。
[0050]具体的，上拉控制模块10可以包括第一晶体管Ml。其中，该第一晶体管Ml的栅极和第一极连接信号输入端INPUT，其第二极与上拉节点PU相连接。
[0051 ]上拉模块20包括第二晶体管M2和第一电容层。其中，第二晶体管M2的栅极连接上拉节点PU，第一极连接第一时钟信号输入端CLK，第二极与信号输出端OUTPUT相连接。
[0052]此外，第一电容Cl的一端与上拉节点PU相连接，另一端连接信号输出端OUTPUT。[0053 ]下拉控制模块30包括:第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6以及第二电容C2。
[0054]其中，第三晶体管M3的栅极和第一极连接第二时钟信号输入端CLKB，第二极连接第四晶体管M4的栅极。
[0055]第四晶体管M4的第一极连接第二时钟信号输入端CLKB，第二极与下拉节点H)相连接。
[0056]第五晶体管M5的栅极连接上拉节点PU，第一极连接所述第三晶体管M3的第二极，第二极与第一电压端VGL相连接。
[0057]第六晶体管M6的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极与第一电压端VGL相连接。
[0058]第二电容C2的一端连接下拉节点H)，另一端与第一电压端VGL相连接。
[0059]需要说明的是，该下拉控制模块30还可以包括多个与第二电容C2并联的电容。
[0060 ]降噪模块40包括第七晶体管M7和第八晶体管M8。
[0061]其中，第七晶体管M7的栅极连接下拉节点ro，第一极连接上拉节点PU，第二极与第一电压端VGL相连接。
[0062]第八晶体管M8的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极与第一电压端VGL相连接。
[0063 ]复位模块50包括第九晶体管M9和第十晶体管Ml O。
[0064]其中，第九晶体管M9的栅极连接复位信号端RESET，第一极连接上拉节点PU，第二极与第一电压端VGL相连接。
[0065]第十晶体管MlO的栅极连接复位信号端RESET，第一极连接信号输出端OUTPUT，第二极与第一电压端VGL相连接。
[0066]需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管;可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
[0067]以下以上述晶体管均为N型晶体管为例，并结合图3对如图2所示的移位寄存器单元中的各个晶体管，在一图像帧的不同的阶段(Pl?P5)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端VGL恒定输出低电平为例进行的说明。
[0068]输入阶段Pl，INPUT= I，RESET = O，CLK = O，CLKB= I;其中 “O” 表示低电平，“I” 表示高电平。
[0069]在此情况下，移位寄存器单元的等效电路图如图4所示。由于信号输入端INPUT输出高电平，因此第一晶体管Ml导通，从而将信号输入端INPUT的高电平输出至上拉节点PU，并通过第一电容Cl对该高电平进行存储。在上拉节点PU的控制下，第二晶体管M2导通，将第一时钟信号输入端CLK的低电平至信号输出端OUTPUT。
[0070]此外，在上拉节点PU高电位的控制下，第五晶体管M5和第六晶体管M6导通。因此，即使第二时钟信号输入端CLKB输出高电平，导通第三晶体管M3，导通的第五晶体管M5也会将第三晶体管M3第二极输出的高电平下拉至第一电压端VGL的低电平，从而可以第四晶体管M4导通，以使得第二时钟信号输入端CLKB的高电平输出至下拉节点H)。
[0071]需要说明的是，由于第六晶体管M6导通，因此可以将下拉节点PD的电位下拉至第一电压端VGL的低电平。在此情况下，第七晶体管M7和第八晶体管M8均处于截止状态。此外，由于复位信号端RESET输出低电平，因此第九晶体管M9和第十晶体管MlO均处于截止状态。
[0072 ]综上所述，信号输出端OUTPUT在上述输入阶段PI输出低电平。
[0073]输出阶段P2，INPUT= O，RESET = O，CLK = I，CLKB = O ；
[0074]在此情况下，移位寄存器单元的等效电路图如图5所示。由于信号输入端INPUT输出低电平，因此第一晶体管Ml处于截止状态。第一电容Cl将输入阶段Pl存储的高电平对上拉节点PU进行充电，从而使得第二晶体管M2保持开启状态。在此情况下，第一时钟信号输入端CLK的高电平通过第二晶体管M2输出至信号输出端OUTPUT。此外，在第一电容Cl的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第二晶体管M2处于导通的状态，从而使得第一时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。
[0075]此外，在上拉节点PU高电位的控制下，第五晶体管M5和第六晶体管M6导通。第六晶体管M6将下拉节点ro的电位拉低至第一电压端VGL的低电平。在此基础上，同输入阶段Pl，第七晶体管M7、第八晶体管M8处于截止状态。复位信号端RESET输出低电平，第九晶体管M9和第十晶体管MlO均处于截止状态。此外，第二时钟信号输入端CLKB输出低电平，第三晶体管M3截止，第四晶体管M4也截止。
[0076]综上所述，信号输出端OUTPUT在上述输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。
[0077]复位阶段P3，INPUT= O，RESET = I，CLK = O，CLKB = I ；
[0078]在此情况下，移位寄存器单元的等效电路图如图6所示。由于复位信号端RESET输出高电平，第九晶体管M9和第十晶体管MlO导通，通过第九晶体管M9将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行复位;通过第十晶体管MlO将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行复位。
[0079]此外，第二时钟信号输入端CLKB输出高电平将第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，所述第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平传输至下拉节点H)，并通过第二电容C2将上述高电平进行存储。
[0080]在下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行降噪;通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行降噪。
[0081 ]此外，由于上拉节点PU的电位被拉低，因此第二晶体管M2、第五晶体管M5以及第六晶体管M6截止。
[0082]降噪阶段P4，INPUT = O，RESET = O，CLK = I，CLKB = O ；
[0083]在此情况下，移位寄存器单元的等效电路图如图7所示。具体的，第二电容C2将复位阶段P3存储的高电平输出至下拉节点PD，在该下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行降噪;通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行降噪。
[0084]此外，本阶段中除了第七晶体管M7和第八晶体管M8导通以外，其余晶体管均处于截止状态。
[0085]降噪保持阶段P5，INPUT = O，RESET = O，CLK = O，CLKB = I
[0086]在此情况下，移位寄存器单元的等效电路图如图8所示。具体的，第二时钟信号输入端CLKB输出高电平将第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，所述第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平传输至下拉节点H)，并通过第二电容C2将上述高电平进行存储。
[0087]在下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行持续降噪;通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行持续降噪。
[0088]接下来，可以在下一图像帧之前重复降噪阶段P4和降噪保持阶段P5的信号输入端INPUT、第一时钟信号输入端CLK、第二时钟信号输入端CLKB以及复位信号端RESET的控制信号，以对信号输出端OUTPUT进行持续降噪。
[0089]需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图3中各个控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。
[0090]本发明实施例提供一种栅极驱动电路，如图9所示，包括多个级联的如上述所述的任意一种移位寄存器单元(RS1、RS2……RSn)。
[0091 ]第一级移位寄存器单元RSl的信号输入端IN连接起始信号端STV，除了第一级移位寄存器单元RSl以外，上一级移位寄存器单元RS(n-l)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的信号输入端IN相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RSl在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描
[0092]其中，第一级移位寄存器单元RSl的信号输入端INPUT连接起始信号端STV。除了第一级移位寄存器单元RSl以外，下一级移位寄存器单元的信号输入端INPUT连接上一级移位寄存器单元的信号输出端OUTPUT。除了最后一级移位寄存器单元RSn以外，上一级移位寄存器单元的复位信号端RESET连接下一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSn的复位信号端RESET接收复位信号。
[0093]需要说明的是，为了使得每一个移位寄存器单元的第一时钟信号输入端CLK与第二时钟信号输入端CLKB输出的信号如图3所示波形的频率、振幅相同，相位相反。可以如图9所示，不同移位寄存器单元上的第一时钟信号输入端CLK和第二时钟信号输入端CLKB分别与第一系统时钟信号端CLKl和第二系统时钟信号端CLK2交替连接。
[0094]例如，第一级移位寄存器单元RSl的第一时钟信号输入端CLK连接第一系统时钟信号端CLKl，第二时钟信号输入端CLKB连接第二系统时钟信号端CLK2;第二级移位寄存器单元RS2的第一时钟信号输入端CLK连接第二系统时钟信号端CLK2，第二时钟信号输入端CLKB连接第一系统时钟信号端CLK3。以下移位寄存器单元的连接方式同上所述。
[0095]以下对最后一级移位寄存器单元RSn的复位信号端RESET接收复位信号的方式进行举例说明。
[0096]例如，可以将最后一级移位寄存器单元RSn的复位信号端RESET连接上述起始信号端STV，以通过该起始信号端STV输入上述复位信号。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RSl的信号输入端INPUT时，最后一级移位寄存器单元RSn的复位信号端RESET可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。
[0097]又例如，该栅极驱动电路如图10所示还包括反相器100。具体的，该反相器100的第一输入端连接最后一级移位寄存器单元RSn的信号输出端OUTPUT，该反相器100的第二输入端连接第一电压端VGL，该反相器100的输出端连接最后一级移位寄存器单元RSn的复位信号端RESET，用于向最后一级移位寄存器单元RSn的复位信号端RESET输入所述复位信号。
[0098]这样一来，当最后一级移位寄存器单元RSn的信号输出端OUTPUT输出高电平时，最后一级移位寄存器单元RSn的复位信号端RESET接收到低电平，而当最后一级移位寄存器单元RSn的信号输出端OUTPUT输出低电平时，最后一级移位寄存器单元RSn的复位信号端RESET接收到高电平，从而可以将该高电平作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。
[0099]本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
[0100]本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，具体的在一图像帧内，所述方法包括:
[0101 ]在如图3所示的输入阶段Pl:
[0102]在信号输入端INPUT的控制下，如图1所示的上拉控制模块1将信号输入端INPUT的信号输出至上拉节点PU。上拉模块20将上拉节点PU的信号进行存储，并在上拉节点PU的控制下，将第一时钟信号输入端CLK输出的第一时钟信号输出至信号输出端OUTPUT。下拉控制模块30在第二时钟信号端CLKB和上拉节点PU的控制下，将下拉节点ro的电位下拉至第一电压端VGL。此外，降噪模块40和复位模块50均未开启。
[0103]当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该输入阶段Pl中，第一时钟信号输入端CLK输入低电平，第二时钟信号输入端CLKB输入高电平，信号输入端输入INPUT高电平。此外，上拉节点PU为高电平，下拉节点ro为低电平，信号输出端output输出低电平。
[0104]基于此，在该输入阶段Pl中上述各个模块中晶体管的通断情况为:第一晶体管Ml导通，从而将信号输入端INPUT的高电平输出至上拉节点PU，并通过第一电容Cl对该高电平进行存储。在上拉节点PU的控制下，第二晶体管M2导通，将第一时钟信号输入端CLK的低电平至信号输出端OUTPUT。
[0105]此外，在上拉节点PU高电位的控制下，第五晶体管M5和第六晶体管M6导通。因此，即使第二时钟信号输入端CLKB输出高电平，导通第三晶体管M3，导通的第五晶体管M5也会将第三晶体管M3第二极输出的高电平下拉至第一电压端VGL的低电平，从而可以第四晶体管M4导通，以使得第二时钟信号输入端CLKB的高电平输出至下拉节点H)。
[0106]需要说明的是，由于第六晶体管M6导通，因此可以将下拉节点PD的电位下拉至第一电压端VGL的低电平。在此情况下，第七晶体管M7和第八晶体管M8均处于截止状态。此外，由于复位信号端RESET输出低电平，因此第九晶体管M9和第十晶体管MlO均处于截止状态。
[0107]在输出阶段P2:
[0108]上拉模块20将上一阶段存储的信号输出至上拉节点PU，在上拉节点PU的控制下，上拉模块20将第一时钟信号输入端CLK的第一时钟信号输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。下拉控制模块30在第二时钟信号端CLKB和上拉节点PU的控制下，将下拉节点ro的电位下拉至第一电压端VGL。此外，在该阶段，降噪模块40和复位模块50均未开启，上拉控制模块10无信号输出。
[0109]当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该输出阶段P2中，第一时钟信号输入端CLK输入高电平，第二时钟信号输入端CLKB输入低电平，信号输入端输入INPUT低电平。此外，上拉节点PU为高电平，下拉节点ro为低电平，信号输出端output输出高电平。
[0110]基于此，在该输出阶段P2中上述各个模块中晶体管的通断情况为:第一晶体管Ml处于截止状态。第一电容Cl将输入阶段Pl存储的高电平对上拉节点PU进行充电，从而使得第二晶体管M2保持开启状态。在此情况下，第一时钟信号输入端CLK的高电平通过第二晶体管M2输出至信号输出端OUTPUT。此外，在第一电容Cl的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第二晶体管M2处于导通的状态，从而使得第一时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。
[0111]此外，在上拉节点HJ高电位的控制下，第五晶体管M5和第六晶体管M6导通。第六晶体管M6将下拉节点ro的电位拉低至第一电压端VGL的低电平。在此基础上，同输入阶段Pl，第七晶体管M7、第八晶体管M8处于截止状态。复位信号端RESET输出低电平，第九晶体管M9和第十晶体管MlO均处于截止状态。此外，第二时钟信号输入端CLKB输出低电平，第三晶体管M3截止，第四晶体管M4也截止。
[0112]在复位阶段P3:
[0113]下拉控制模块30在第二时钟信号输入端CLKB和上拉节点PU的控制下，将第二时钟信号输入端CLKB的第二时钟信号输出至下拉节点，并将所述第二时钟信号输入端CLKB的电压进行存储。降噪模块40在下拉节点PD的控制下，分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VGL。复位模块50在复位信号端RESET的控制下，分别将上拉节点HJ和信号输出端OUTPUT的电压下拉至第一电压端VGL。此外该复位阶段P3中，上拉控制模块30和上拉模块10无信号输出，信号输出端OUTPUT无信号输出。
[0114]当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该复位阶段P3中，第一时钟信号输入端CLK输入低电平，第二时钟信号输入端CLKB输入高电平，信号输入端输入INPUT低电平。此外，上拉节点PU为低电平，下拉节点ro为高电平，信号输出端output输出低电平。
[0115]基于此，在该复位阶段P3中上述各个模块中晶体管的通断情况为:第九晶体管M9和第十晶体管MlO导通，通过第九晶体管M9将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行复位;通过第十晶体管MlO将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行复位。
[0116]此外，第二时钟信号输入端CLKB输出高电平将第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，所述第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平传输至下拉节点H)，并通过第二电容C2将上述高电平进行存储。
[0117]在下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行降噪;通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行降噪。
[0118]此外，由于上拉节点PU的电位被拉低，因此第二晶体管M2、第五晶体管M5以及第六晶体管M6截止。
[0119]在降噪阶段P4:
[0120]下拉控制模块30将上一阶段存储的电压输出至下拉节点H)。降噪模块40在下拉节点ro的控制下，分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VGL O此外在该阶段，上拉控制模块10和上拉模块20无信号输出，信号输出端OUTPUT无信号输出，且复位模块50未开启。
[0121]当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该降噪阶段P4中，第一时钟信号输入端CLK输入高电平，第二时钟信号输入端CLKB输入低电平，信号输入端输入INPUT低电平。此外，上拉节点PU为低电平，下拉节点ro为高电平，信号输出端output输出低电平。
[0122]基于此，在该降噪阶段P4中上述各个模块中晶体管的通断情况为:第二电容C2将复位阶段P3存储的高电平输出至下拉节点ro，在该下拉节点ro的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行降噪；通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行降噪。
[0123]此外，本阶段中除了第七晶体管M7和第八晶体管M8导通以外，其余晶体管均处于截止状态。
[0124]在降噪保持阶段P5:
[0125]下拉控制模块30在第二时钟信号输入端CLKB和上拉节点PU的控制下，将第二时钟信号输入端CLKB的电压输出至下拉节点PD，并将第二时钟信号输入端CLKB的电压进行存储。降噪模块40在下拉节点PD的控制下，分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VGL。此外在该阶段，上拉控制模块10和上拉模块20无信号输出，信号输出端OUTPUT无信号输出，且复位模块50未开启。
[0126]当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该降噪保持阶段P5中，第一时钟信号输入端CLK输入低电平，第二时钟信号输入端CLKB输入高电平，信号输入端输入INPUT低电平。此外，上拉节点PU为低电平，下拉节点ro为高电平，信号输出端output输出低电平。
[0127]基于此，在该降噪保持阶段P5中上述各个模块中晶体管的通断情况为:第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，所述第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平传输至下拉节点H)，并通过第二电容C2将上述高电平进行存储。
[0128]在下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VGL的低电平，以对上拉节点PU进行持续降噪;通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VGL的低电平，以对信号输出端OUTPUT进行持续降噪。
[0129]接下来，在下一图像帧之前重复上述降噪阶段P4和降噪保持阶段P5的信号输入端INPUT、第一时钟信号输入端CLK以及第二时钟信号输入端CLKB的控制信号，使得信号输出端OUTPUT保持无信号输出的状态。
[0130]这样一来，在一图像帧内，通过上拉控制模块可以控制上拉节点的电位进行控制，而该上拉节点可以控制上拉模块将第一时钟信号输入端的第一时钟信号输出至信号输出端，以使得信号输出端在输出阶段能够对与该信号输出端相连接的栅线输出栅极扫描信号。此外，下拉控制模块能够控制下拉节点的电位，以使得该下拉节点能够控制复位模块将上拉节点和信号输出端的电位下拉至第一电压端的电位，以对上拉节点和信号输出端的电位进行复位。并且，在下一图像帧之前，在上述下拉节点的控制下，降噪模块能够持续将上拉节点和信号输出端的电位下拉至第一电压端的电位，以对上拉节点和信号输出端的电压进行释放，降低信号输出端的噪声，以使得移位寄存器单元在非输出阶段持续保持无信号输出的状态，从而能够提高由该移位寄存器单元构成的栅极驱动电路的稳定性。
[0131]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种移位寄存器单元，其特征在于，包括上拉控制模块、上拉模块、下拉控制模块、降噪模块以及复位模块； 所述上拉控制模块连接信号输入端和上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的信号输出至所述上拉节点； 所述上拉模块连接所述上拉节点、第一时钟信号输入端以及信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号输入端的第一时钟信号输出至所述信号输出端； 所述下拉控制模块连接第二时钟信号输入端、下拉节点以及第一电压端，用于在所述第二时钟信号输入端和上拉节点的控制下，将所述下拉节点的电位下拉至所述第一电压端的电位； 所述降噪模块连接所述下拉节点、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端的电位； 所述复位模块连接复位信号端、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述复位信号端的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至所述第一电压端的电位。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，其第二极与所述上拉节点相连接。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第二晶体管和第一电容； 所述第二晶体管的栅极连接所述上拉节点，第一极连接第一时钟信号输入端，第二极与所述信号输出端相连接； 所述第一电容的一端与所述上拉节点相连接，另一端连接所述信号输出端。4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第二电容； 所述第三晶体管的栅极和第一极连接所述第二时钟信号输入端，第二极连接第四晶体管的栅极； 所述第四晶体管的第一极连接所述第二时钟信号输入端，第二极与所述下拉节点相连接； 所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第三晶体管的第二极，第二极与所述第一电压端相连接； 所述第六晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接； 所述第二电容的一端连接下拉节点，另一端与所述第一电压端相连接。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述降噪模块包括第七晶体管和第八晶体管； 所述第七晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接； 所述第八晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接。6.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第九晶体管和第十晶体管； 所述第九晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接； 所述第十晶体管的栅极连接所述复位信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。7.—种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-6任一项所述的移位寄存器单元，其特征在于， 第一级移位寄存器单元的信号输入端连接起始信号端； 除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端连接下一级移位寄存器单元的信号输入端； 除了最后一级移位寄存器单元以外，下一级移位寄存器单元的复位信号端连接上一级移位寄存器单元的信号输出端； 最后一级移位寄存器单元的复位信号端接收复位信号。8.根据权利要求7所述栅极驱动电路，其特征在于，最后一级移位寄存器单元的复位信号端连接所述起始信号端，以通过所述起始信号端输入所述复位信号。9.根据权利要求7所述栅极驱动电路，其特征在于，还包括反相器； 所述反相器的第一输入端连接最后一级移位寄存器单元的信号输出端，所述反相器的第二输入端连接第一电压端，所述反相器的输出端连接最后一级移位寄存器单元的复位信号端，用于向最后一级移位寄存器单元的复位信号端输入所述复位信号。10.—种显示装置，其特征在于，包括如权利要求7-9任一项所述的栅极驱动电路。11.一种移位寄存器单元的驱动方法，其特征在于，在一图像帧内，所述方法包括: 在输入阶段: 在信号输入端的控制下，上拉控制模块将所述信号输入端的信号输出至上拉节点；上拉模块将所述上拉节点的信号进行存储，并在所述上拉节点的控制下，将第一时钟信号输入端输出的第一时钟信号输出至信号输出端； 在输出阶段: 上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述第一时钟信号输入端的第一时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号； 在复位阶段: 下拉控制模块在所述第二时钟信号输入端和所述上拉节点的控制下，将所述第二时钟信号输入端的第二时钟信号输出至下拉节点，并将所述第二时钟信号输入端的电压进行存储； 降噪模块在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端； 复位模块在所述复位信号端的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端； 在降噪阶段: 所述下拉控制模块将上一阶段存储的电压输出至所述下拉节点； 所述降噪模块在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端； 在降噪保持阶段: 所述下拉控制模块在所述第二时钟信号输入端和所述上拉节点的控制下，将所述第二时钟信号输入端的电压输出至下拉节点，并将所述第二时钟信号输入端的电压进行存储；所述降噪模块在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端； 在下一图像帧之前重复所述降噪阶段和所述降噪保持阶段的信号输入端、第一时钟信号输入端以及第二时钟信号输入端的控制信号，使得所述信号输出端保持无信号输出的状??τ O12.根据权利要求11所述的移位寄存器单元的驱动方法，其特征在于，当所述移位寄存器单元中的晶体管均为N型晶体管时，在第一电压端输入低电平的情况下，所述方法包括:所述输入阶段:所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述信号输入端输入高电平;所述上拉节点为高电平，所述下拉节点为低电平，所述信号输出端输出低电平； 所述输出阶段:所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，所述信号输入端输入低电平;所述上拉节点为高电平，所述下拉节点为低电平，所述信号输出端输出高电平； 所述复位阶段:所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述信号输入端输入低电平;所述上拉节点为低电平，所述下拉节点为高电平，所述信号输出端输出低电平； 所述降噪阶段:所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，所述信号输入端输入低电平;所述上拉节点为低电平，所述下拉节点为高电平，所述信号输出端输出低电平； 所述降噪保持阶段:所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述信号输入端输入低电平;所述上拉节点为低电平，所述下拉节点为高电平，所述信号输出端输出低电平。
【文档编号】G09G3/36GK106057147SQ201610494421
【公开日】2016年10月26日
【申请日】2016年6月28日
【发明人】邵贤杰, 陈俊生
【申请人】京东方科技集团股份有限公司, 合肥京东方光电科技有限公司