显示装置的制作方法

专利名称：显示装置的制作方法
技术领域：
本发明涉及显示装置，尤其涉及具备有对输入于像素的电位进行反转 的反转电路的显示装置。
背景技术：
现有，已知具备有使输入于像素的电位反转的反转电路的显示装置(例 如，参照专利文献l)。上述专利文献l公开了一种显示装置，其设置包括 存储元件、改写存储元件的晶体管、和将数据供给于像素电极的传输门的 像素，基于存储于存储元件的数据使像素成为导通状态或截止状态。在该 显示装置中，构成为通过使用于使像素成为截止状态的截止信号通过反转 电路反转，生成使像素成为导通状态的导通信号。并且，在显示区域的范
围外的4角，设置由"非"电路(反相器)所构成，通过使用于使像素成 为截止状态的截止信号反转，生成使像素成为导通状态的导通信号的反转 电路。
专利文献1特开2007-147963号公报
可是，在上述专利文献l记载的显示装置中，当通过配置于显示区域 的范围外的4角的反转电路而使截止信号反转时，由于构成反转电路的 "非，，电路的n沟道晶体管与p沟道晶体管同时变成导通状态，所以在高 电压侧的电源与低电压侧的电源之间流过贯通电流。因此，因为连接于多 个反转电路的高电压側的电源与低电压侧的电源的电位下降，所以存在改 写像素的存储元件的晶体管、或内置于像素的存储元件发生误动作的不良 状况。其结果，因为正确的数据并未供给于传输门，所以存在将错误的信 号供给于像素电极的问题点。该发明，为了解决如上述的问题所作出，该发明的一个目的，为提供 可以对起因于连接于反转电路的高电压侧的电源及低电压侧的电源的电位 的降低而将错误的信号供给于像素电极进行抑制的显示装置。
为了达到上述目的，该发明的第1情形中的显示装置，具备多个像 素；连接于高电压側的电源与低电压侧的电源，通过使供给于包括在像素 的像素电极的第1电位反转而生成第2电位的多个反转电路；和设置于多 个反转电路之间，用于使输入反转电路的信号延迟的延迟电路。
在该第l情形的显示装置中，如上述地，由于在多个反转电路之间， 具备用于使输入反转电路的信号延迟的延迟电路，通过延迟电路，能够通 过分别延迟输入多个反转电路的信号而对反转电路同时动作进行抑制。由 此，与在多个反转电路同时输入相同的信号而反转电路同时动作的情况不 同，能够减小在反转电路的高电压侧的电源与低电压侧的电源之间瞬时流 过的贯通电流。其结果，因为能够对反转电路的高电压侧的电源与低电压 侧的电源的电位下降进行抑制，所以能够对错误的信号供给于像素电极进 行抑制。
在上述第1情形的显示装置中，优选第1电位及第2电位，为脉沖 状的信号。如果如此地进行构成，则因为不使数据反转、而转变施加于液 晶的电压的方向，所以能够将消耗电力抑制为低，并对液晶烧损进行抑制。
在上述第l情形的显示装置中，优选延迟电路设置多个；多个延迟 电路之中的至少一部分，形成于配置多个像素的区域内。如果如此地进行 构成，则与使多个延迟电路形成于配置像素的区域外的情况不同，能够容 易地使显示装置的平面性的大小，减小延迟电路形成于配置多个像素的区 域内的大小的量。
该情况下，优选配置多个像素的区域，为矩形状；多个反转电路， 包括在配置多个像素的矩形状的区域的4角配置的4个反转电路；4个反 转电路之中，相邻的每2个反转电路构成为，通过在配置多个像素的区域 内形成的延迟电路进行连接。如果如此地进行构成，则与对各个反转电路通过在配置多个像素的区域之外形成的延迟电路进行连接的情况不同，即 使在设置有延迟电路的情况下，也能够对显示装置的平面性的大小变大进 行抑制。
在延迟电路形成于配置上述多个像素的区域内的显示装置中，优选 多个延迟电路之中，至少形成于配置多个像素的区域内的延迟电路，通过 电阻与电容所构成。如果如此地进行构成，则与例如通过反相器等构成延 迟电路的情况不同，能够容易地减小延迟电路的大小。其结果，能够容易 地将延迟电路形成于配置多个像素的区域内。
该情况下，优选还具备包括在形成于配置多个像素的区域内的延迟 电路中的布线，和向像素供给数据的数据线；布线的表面电阻，比数据线 的表面电阻大。如果如此地进行构成，则能够容易地通过布线，进行从延 迟电路所输出的信号的延迟。
在上述第1情形的显示装置中，优选延迟电路设置多个；多个延迟 电路，使其延迟量变得相同地所构成。如果如此地进行构成，则与各延迟 电路的延迟量参差不一的情况不同，能够正确地调整输入各反转电路的信 号的延迟量。
在上述第l情形的显示装置中，延迟电路，也可以包括反相电路。
在上述第1情形的显示装置中，延迟电路，也可以至少包括"与非" 电路及"或非"电路之任一。
在上述第l情形的显示装置中，优选输入反转电路的信号构成为， 输入像素的像素电极与共用电极。如果如此地进行构成，则与在像素电极 与共用电极分别输入来自并不相同的电源的信号的情况不同，能够使显示 装置的构成简单化。
在上述第l情形的显示装置中，优选像素，包括存储元件。如果如 此地进行构成，则因为在未改写像素的数据时，以与存储元件待用时消耗 的电流相同程度的消耗电流而已，所以能够显示装置的消耗电力变大进行 抑制。
在上述第1情形的显示装置中，也可以将反转电路及延迟电路，形成 于形成构成像素的半导体元件的基板上。该发明的第2情形的电子设备，具备权利要求1~12的任何一项所述 的显示装置。如果如此地进行构成，则能够得到可以进行对起因于连接于
号供给于像素电极i^行抑t;的电子设备。、L' ' '


图l是本发明的第1实施方式的显示装置的俯视图。 图2是本发明的第1实施方式的显示装置的驱动电路与显示区域的放 大图。
图3是本发明的第1实施方式的像素的电路图。 图4是本发明的第1实施方式的延迟电路的电路图。 图5是本发明的第1实施方式的反转电路的电路图。 图6是本发明的第1实施方式的反相器的电路图。 图7是本发明的第1实施方式的信号F与信号/F的波形图。 图8是表示采用了本发明的第1实施方式的显示装置的电子设备之一 例的图。
图9是表示采用了本发明的第1实施方式的显示装置的电子设备之一 例的图。
图IO是本发明的第2实施方式的显示装置的俯视图。
图11是本发明的第2实施方式的显示装置的电路图。
图12是本发明的第3实施方式的显示装置的俯视图。
图13是本发明的第3实施方式的显示装置的电路图。
图14是本发明的第1~第3实施方式的变形例的延迟电路的电路图。
图15是本发明的第1~第3实施方式的变形例的延迟电路的电路图。
图16是本发明的第1 第3实施方式的变形例的延迟电路的电路图。
图17是本发明的第1~第3实施方式的变形例的延迟电路的电路图。
符号的说明
5a、 5b、 5c、 5d、 5e、 5f、 5g、 5h、 5i、 5j、 5k、 51 延迟电路 6a、 6b、 6c、 6d 反转电路14像素
18, 19 数据线
51 电阻
52 电容
53 布线
145 SRAM (存储元件)
148a 像素电极
148b 共用电极
511， 512 反相器
514， 516 "与非"电路
515， 517 "或非"电路
具体实施例方式
以下，基于附图对本发明的实施方式进行说明。 第1实施方式
图1，是本发明的第1实施方式的显示装置的俯视图。图2 图6，是 用于对本发明的第1实施方式的显示装置的构成进行说明的图。首先，参 照图1~图6，对本发明的第1实施方式的显示装置100的构成进行说明。
第1实施方式的显示装置100，如示于图1地，通过形成于基板1上 的显示区域2、 Y驱动电路3、 X驱动电路4、延迟电路5a 5d、反转电路 6a 6d、信号输入端子7、和对向电极焊盘8所构成。以下，详细地进行说 明。
如示于图1地，在配置后述的多个像素14的矩形状的显示区域2，配 置连接于Y驱动电路3的Y栅极线9,并配置连接于X驱动电路4的X 栅极线IO。并且，反转电路6a 6d，在矩形状的显示区域2的4角各配置 其一，分别通过信号线11及信号线12所连接。还有，构成为，在信号线 11，供给通过反转电路6a 6d而逻辑反转之前的信号，并在信号线12，供 给通过反转电路6a 6d逻辑已反转的信号。在此，在第l实施方式中，延 迟电路5a，通过信号线ll连接于反转电路6a与6b。并且，延迟电路5b，通过信号线ll连接于反转电路6b与6c。并且，延迟电路5c，通过信号线 11连接于反转电路6c与6d。并且，延迟电路5d，通过信号线11连接于 反转电路6a与6d。在此，在第l实施方式中，延迟电路5a 5d构成为， 使得延迟量变得相同。并且，在信号输入端子7中，包括在后述的像素电 极148a输入信号的端子7a，端子7a，连接于反转电路6a及6d,并连接 于延迟电路5a及5d。并且，端子7a,连接于对向电极焊盘8。并且，信 号线11及信号线12构成为，分别通过后述的传输门146及传输门147， 连接于像素14的像素电极148a。
并且，如示于图2地，在Y驱动电路3，设置输入4进制数的信号的 多条布线31,多条布线31之中的4条布线31,连接于"与非"电路32 的输入端子。并且，"与非"电路32的输出端子，通过緩沖器13连接于多 个像素14及虚设像素14a。还有，虛设像素14a，在显示区域2的外侧， 沿Y驱动电路3配置3列，沿X驱动电路4配置1列。
并且，在X驱动电路4，设置输入4进制数的信号的多条布线41，多 条布线41之中的4条布线41，连接于"与非"电路42的输入端子。并且， "与非"电路42的输出端子，连接于緩冲器15的输入端子。并且，在X 驱动电路4，设置对输入写允许(，< 卜^氺一:/AO信号与芯片启动
、乂:/卜<冲、一:/从)信号的未图示的"与"电路的输出信号进行输入的多条
布线43，多条布线43之中的l条布线43，连接于緩冲器15的输入端子。 并且，緩沖器15的输出端子，连接于像素14、与采样保持电路16。
并且，在采样保持电路16，输入数据线17。并且，来自采样保持电路 16的输出信号构成为，通过数据线18与数据线19输入于像素14。还有， 在数据线19，构成为输出相对于输出于数据线18的信号D逻辑反转的信 号/D。
并且，在像素14，构成为将施加于后述的像素电极148a的信号F、 与通过反转电路6a 6d将信号F的逻辑已反转的信号/F,通过信号线11 与信号线12，分别输入。还有，信号F及信号/F，为本发明的"第1电位，， 及"第2电位"之一例。
并且，如示于图3地，像素14，由晶体管141~晶体管144、 SRAM145、传输门146及传输门147、和液晶元件148所构成。还有，SRAM145,为 本发明的"存储元件"之一例。
并且，在晶体管141的栅极，连接输入来自Y驱动电路3的信号的Y 栅极线9，并且将源极/漏极之一方连接于数据线18。并且，在晶体管141 的源极/漏极另一方，连接晶体管142的源极/漏极之一方。并且，在晶体 管142的栅极，连接输入来自X驱动电路4的信号的X栅极线10，并在 源极/漏极另一方，连接SRAM145。并且，在晶体管143的栅极，连接输 入来自X驱动电路4的信号的X栅极线10，并在源极/漏极之一方，连接 SRAM145。并且，在晶体管144的栅极，连接输入来自Y驱动电路3的 信号的Y栅极线9，并在源极/漏极另一方，连接数据线19。
并且，SRAM145，通过2个反相器145a及反相器145b所构成。还有， 反相器145a的输出信号作为反相器145b的输入信号所连接，并且反相器 145b的输出信号作为反相器145a的输入信号所连接。
并且，传输门146的输入端子之一方，连接于SRAM145的反相器145a 的输入侧、和反相器145b的输出侧，并且输入端子另一方，连接于供给 使像素14成为导通状态的信号/F的信号线12。并且，传输门147的输入 端子之一方，连接于SRAM145的反相器145a的输出側、和反相器145b 的输入侧，并且输入端子另一方，连接于供给使像素14成为截止状态的信 号F的信号线ll。并且，传输门146与传输门147的输出端子，连接于液 晶元件148的^象素电极148a。在此，传输门146，构成为在端子Q为高 电平而端子/Q为低电平的情况下，通过变成导通状态，对信号线12与像 素电极148a进行电连接。并且，传输门147，构成为在端子Q为低电 平而端子/Q为高电平的情况下，通过变成导通状态，对信号线11与像素 电极148a进行电连接。
并且，液晶元件148，由连接于传输门146及传输门147的像素电极 148a、对向于像素电极148a所配置的共用电极148b、和夹持于像素电极 148a及共用电极148b之间的液晶148c所构成。
并且，在第l实施方式中，如示于图4地，延迟电路5a 5d,输入側 与输出侧连接于布线ll。该延迟电路5a 5d,分别通过5个电阻51、和4个电容52所构成。电阻51串联连接。并且，电容52之一方电极，连接于 2个电阻51串联连接的连接点，并且电容52的另一方电极接地。并且， 延迟电路5a 5d的电阻51与电容52,通过布线53所构成，布线53的表 面电阻(7—卜抵抗)，变得比像素14的数据线18及布线19的表面电阻 大地所构成。
并且，如示于图5地，反转电路6a 6d,通过交替连接3个正逻辑的 反相器61a和2个负逻辑的反相器61b所构成。并且，反相器61a及反相 器61b，如示于图6地，通过在p沟道晶体管611的源极/漏极之一方连接 n沟道晶体管612的源极/漏极之一方所构成。并且，p沟道晶体管611的 源极/漏极另一方连接于高电压侧的电源(VDD)。并且，n沟道晶体管612 的源极/漏极另一方接地(GND)。并且，p沟道晶体管611的栅极与n沟 道晶体管612的栅极相连接。
图7，是本发明的第1实施方式的信号F与信号/F的波形图。接下来， 采用图1 图3及图7，对本发明的第1实施方式的显示装置100的动作进 行说明。
首先，在示于图2的Y驱动电路3中，通过将4进制数的信号输入于 布线31，选择对应于规定的地址的"与非"电路32。由此，在示于图3 的规定的Y栅极线9上栅极所连接的晶体管141及晶体管144变成导通状 态
其次，在示于图2的X驱动电路4中，通过将4进制数的信号输入于 布线41,选择对应于规定的地址的"与非，，电路42。而且，来自"与非" 电路42的输出，输入于緩沖器15。并且，来自输入写允许信号和芯片启 动信号的未图示的"与"电路的输出信号通过布线43输入于緩沖器15。 而且，来自緩沖器15的输出，输入于像素14，并输入于采样保持电路16。 由此，在示于图3的X栅极线10上栅极所连接的晶体管142及晶体管143 变成导通状态。
并且，如示于图2地，信号D及信号/D从数据线17输入于采样保持 电路16，并且来自采样保持电路16的输出，输出于像素14。而且，信号 D与信号/D，通过示于图3的数据线18及数据线19,分别存储于SRAM145的端子Q及端子/Q。
并且，如示于图3地，在信号线11，输入于像素电极148a的信号F 被输入。在此，在第l实施方式中，信号F，如示于图7地，是脉冲状的 信号。并且，输入于信号线ll的信号F的一部分，通过反转电路6a 6d， 反转为逻辑反转的信号/F，输入于信号线12，在此，在第l实施方式中， 如示于图1地，通过在各反转电路6a 6d间，设置延迟电路5a 5d，从各 反转电路6a 6d所输出的信号/F，如示于图7地，与信号F同样地为脉冲 状的信号，并比信号F仅延迟t时间量。通过该延迟电路5a 5d、和从端 子7a到各反转电路6a 6d的布线的长度不相同，各反转电路6a 6d以不 同的定时进行信号的反转。在此，在第l实施方式中，在示于图3的共用 电极148b,输入与输入于反转电路6a 6d的信号相同的信号F。
在此，如果端子Q为高电平，则传输门146变成导通状态，传输门 147变成截止状态。由此，在像素电极148a，从信号线12输入信号/F。其 结果，变成在像素电极148a输入信号/F，并在共用电极148b，输入信号F 的状态，像素14成为导通状态。并且，如果端子Q为低电平，则传输门 146变成截止状态，传输门147变成导通状态。其结果，变成在像素电极 148a输入信号F,并在共用电极148b，也输入信号F的状态，像素14成 为截止状态。
图8及图9，分别是用于对采用了本发明的第1实施方式的显示装置 的电子设备之一例及其他例进行说明的图。接下来，关于釆用了本发明的 第1实施方式的显示装置100的电子设备进行说明。
本发明的第1实施方式的显示装置100，如示于图8及图9地，可以 用于便携电话机200及PC (Personal Computer,个人计算机)300等。 在图8的便携电话机200中，在显示画面200a采用本发明的第1实施方式 中的显示装置100。并且，在图9的PC300中，可以用于键盘300a等的 输入部及显示画面300b等。并且，在使各电子设备通过电池等进行驱动 的情况下，可以通过采用不使用光源的反射型液晶面板而使电池的寿命延 长。并且，可以通过将外部电路内置于液晶面板内的141而大幅度减少部 件个数，并进行装置主体的轻量化及小型化。在第l实施方式中，如上述地，通过在4个反转电路6a 6d之间、具 备用于使输入于反转电路6a 6d的信号延迟的延迟电路5a 5d,由于通过 延迟电路5a 5d、输入于4个反转电路6a 6d的信号分别延迟而能够对反 转电路6a 6d同时地动作进行抑制。由此，与在4个反转电路6a 6d同时 输入相同的信号而反转电路6a 6d同时进行动作的情况不同，能够使瞬间 流过反转电路6a 6d的高电压侧的电源与低电压侧的电源之间的贯通电流 变小。由此，因为能够对反转电路6a 6d的高电压侧的电源与低电压侧的 电源的电位发生下降进行抑制，所以能够对改写包括于像素14的 SRAM145的晶体管141 144、 SRAM145发生误动作进行抑制。其结果， 能够对错误的信号供给于像素电极148a进行抑制。
并且，在第l实施方式中，如上述地，通过使信号F及信号/F成为脉 沖状的信号，与在像素电极148a输入直流的信号的情况不同，因为施加于 液晶148c的电压的方向转变，所以能够将消耗电力抑制为低，并抑制液晶 148c烧损。
并且，在第l实施方式中，如上述地，通过使得延迟量变得相同地构 成延迟电路5a 5d，与各延迟电路5a 5d的延迟量参差不齐的情况不同， 能够正确地调整输入于各反转电路6a 6d的信号的延迟量。
并且，在第l实施方式中，如上述地，通过使输入于反转电路6a 6d 的信号，以输入于像素14的像素电极148a与共用电极148b的方式构成， 与在像素电极148a与共用电极148b分别输入来自不同的电源的信号的情 况不同，能够使显示装置100的构成简单化。
并且，在第1实施方式中，如上述地，通过使得^象素14包括SRAM145 地进行构成，因为当不改写像素14的数据时，以与SRAM145待用时所消 耗的电流相同程度的消耗电流而已，所以能够对显示装置100的消耗电力 变大进行抑制。
第2实施方式
图10，是本发明的第2实施方式的显示装置的俯视图。图11，是本发 明的第2实施方式的显示装置的电路图。接下来，参照图10及图11,在 该第2实施方式中，与上述第l实施方式不同，关于延迟电路5e 5h设置于显示区域2内的显示装置101进行说明。
第2实施方式的显示装置，如示于图10及图11地，反转电路6a 6d， 在矩形状的显示区域2的4角各配置其1，反转电路6a及6d (反转电路 6b及6c)，通过信号线11及信号线12所连接。还有，构成为信号线ll， 输入通过反转电路6a 6d逻辑反转之前的信号，并且信号线12，输出通过 反转电路6a 6d逻辑已反转的信号。并且，延迟电路5b，通过布线ll连 接于反转电路6b与反转电路6c。并且，延迟电路5d，通过布线ll连接于 反转电路6a与反转电路6d。
在此，在第2实施方式中，如示于图ll地，延迟电路5e设置于显示 区域2内。延迟电路5e，通过布线54，连接于反转电路6a与反转电路6b。 并且，延迟电路5f设置于显示区域2内。延迟电路5f，通过布线54，连 接于反转电路6c与反转电路6d。并且，对延迟电路5b与延迟电路5d进 行连接地，设置延迟电路5g及延迟电路5h。在此，在第2实施方式中， 延迟电路5b、 5d及5e 5h之中，形成于配置像素14的显示区域2内的延 迟电路5e 5h,通过电阻51与电容52所构成。并且，延迟电路5b、 5d及 5e 5h之中，形成于显示区域2之外的延迟电路5b及5d，既可以通过电 阻51与电容52所构成，也可以通过反相器等而构成。并且，在第2实施 方式中，构成电阻51与电容52的布线53的表面电阻，变得比数据线18 及19 (参照图3)的表面电阻大地所构成。具体地，构成电阻51与电容 52的布线53的材质的表面电阻，变得比数据线18及19的材质的表面电 阻高地进行构成。并且，使构成电阻51与电容52的布线53的粗细，变得 比数据线18及19的布线粗地进行构成。并且，在第2实施方式中，通过 电阻51与电容52所构成的延迟电路5b、 5d及5e 5h，使得延迟量变得相 同地所构成。
还有，第2实施方式的其他的构成，与上述第l实施方式同样。 在第2实施方式中，如上述地，通过使延迟电路5b、 5d及5e 5h之 中，延迟电路5e 5h，形成于配置多个像素14的显示区域2内，与使延迟 电路5e 5h形成于显示区域2之外的情况不同，能够使显示装置2的平面 性的大小，减小延迟电路5e 5h的大小的量。并且，在第2实施方式中，如上述地，由于延迟电路5b、 5d及5e 5h 之中，形成于配置多个像素14的显示区域2内的延迟电路5e 5h，通过电 容51与电容52构成，与例如通过反相器等而构成延迟电路5e 5h的情况 不同，能够容易地使延迟电路5e 5h的大小变小。其结果，能够容易地使 延迟电路5e 5h形成于配置多个像素14的显示区域2内。
并且，在第2实施方式中，如上述地，通过构成电阻51与电容52的 布线53的电阻，变得比数据线18及19的电阻大地进行构成，能够容易地 通过布线53，进行从延迟电路5b、 5d及5e 5h所输出的信号/F的延迟。
并且，在第2实施方式中，如上述地，通过使得延迟量变得相同地构 成延迟电路5b、 5d及5e 5h，与各延迟电路5b、 5d及5e 5h的延迟量参 差不齐的情况不同，能够正确地调整输入于各反转电路6a 6d的信号的延 迟量。
并且，在第2实施方式中，如上述地，由于对相邻的反转电路6a及 6d (反转电路6b及6c)，通过形成于显示区域2的延迟电路5e (延迟电路 5f)进行连接，与对各个反转电路6a 6d通过形成于显示区域2之外的延 迟电路进行连接的情况不同，即使在设置有延迟电路5e (延迟电路5f)的 情况下，也能够对显示装置101的平面性的大小变大进行抑制。
还有，第2实施方式的其他效果，与上述第l实施方式相同。
第3实施方式
图12，是本发明的第3实施方式的显示装置的俯视图。图13，是本发 明的第3实施方式的显示装置的电路图。接下来，参照图12及图13,在 该第3实施方式中，与上述第l实施方式不同，关于延迟电路5i 51 i殳置 于显示区域2内的显示装置102进行说明。
第3实施方式的显示装置102,如示于图12及图13地，反转电路 6a 6d，在矩形状的显示区域2的4角各配置其1，反转电路6a及6d(反 转电路6b及6c)，通过信号线11及信号线12所连接。还有，构成为信 号线ll，输入通过反转电路6a 6d逻辑进行反转之前的信号，并且信号线 12,输出通过反转电路6a 6d逻辑已反转的信号。并且，延迟电路5a，通 过信号线ll连接于反转电路6a与反转电路6b。并且，延迟电路5c,通过信号线11连接于反转电路6c与反转电路6d。
在此，在第3实施方式中，如示于图13地，延迟电路5i通过布线55 连接于反转电路6b与反转电路6c地设置于显示区域2内，并且延迟电路 5j通过布线55连接于反转电路6a与反转电路6d地设置于显示区域2内。 并且，对延迟电路5a与延迟电路5c进行连接地，设置延迟电路5k及延迟 电路51。在此，在第3实施方式中，延迟电路5a、 5c及5i 51之中，形成 于配置像素14的显示区域2内的延迟电路5i 51，通过电阻51与电容52 所构成。并且，延迟电路5a、 5c及5i 51之中，形成于显示区域2之外的 延迟电路5a及5c，既可以通过电阻51与电容52所构成，也可以通过反 相器等进行构成。并且，在第3实施方式中，构成电阻51与电容52的布 线53的表面电阻，变得比数据线18及19 (参照图3)的表面电阻大地所 构成。并且，在第3实施方式中，通过电阻51与电容52所构成的延迟电 路5a、 5c及5i 51，使得延迟量变得相同地所构成。
还有，第3实施方式的其他的构成，与上述第l实施方式同样。 并且，第3实施方式的效果，与上述第2实施方式相同。 并且，此番所公开的实施方式，应当认为在所有方面为例示而非限制 性。本发明的范围，不由上述的具体实施方式
的说明而通过权利要求的范 围所表示，而且包括在与权利要求的范围同等的意思及范围内的所有的改 变。
例如，虽然在上述第1~第3实施方式中，示出了在像素14内设置 SRAM145的例，但是本发明并不限于此，也可以设置DRAM。
并且，虽然在上述第1~第3实施方式中，示出了由电阻51与电容52 构成延迟电路5a 51的例，但是本发明并不限于此，如示于图14的变形例 地，也可以交替地连接2个正逻辑的反相器511、与2个负逻辑的反相器 512而构成延迟电路。
并且，虽然在上述第1~第3实施方式中，示出了由电阻51与电容52 构成延迟电路5a 51的例，但是本发明并不限于此，如示于图15的变形例 地，也可以串联连接由2个p沟道晶体管513a、和2个n沟道晶体管513b 构成的反相器513而构成延迟电路。还有，连接于高电压的电源的p沟道晶体管513a及接地的n沟道晶体管513b源极与漏极相连接。
并且，虽然在上述第1~第3实施方式中，示出了由电阻51与电容52 构成延迟电路5a 51的例，但是本发明并不限于此，如示于图16的变形例 地，也可以交替地连接2个正逻辑的"与非，，电路514、与2个负逻辑的 "或非"电路515而构成延迟电路。
并且，虽然在上述第1~第3实施方式中，示出了由电阻51与电容52 构成延迟电路5a 51的例，但是本发明并不限于此，如示于图17的变形例 地，也可以交替地连接2个正逻辑的"或非"电路516、与2个负逻辑的 "与非"电路517而构成延迟电路。
权利要求
1. 一种显示装置，其特征在于，具备多个像素；多个反转电路，其连接于高电压侧的电源和低电压侧的电源，通过使供给于包括在前述像素的像素电极的第1电位反转而生成第2电位；和延迟电路，其设置于前述多个反转电路之间，用于使输入前述反转电路的信号延迟。
2. 按照权利要求l所述的显示装置，其特征在于 前述第1电位及前述第2电位，为脉冲状的信号。
3. 按照权利要求1或2所述的显示装置，其特征在于 前述延迟电路设置多个；前述多个延迟电路之中的至少一部分，形成于配置前述多个像素的区 域内。
4. 按照权利要求3所述的显示装置，其特征在于 配置前述多个像素的区域，为矩形状；前述多个反转电路，包括在配置前述多个像素的矩形状的区域的4角 配置的4个反转电路；前述4个反转电路之中，相邻的每2个反转电路构成为，通过在配置 前述多个像素的区域内形成的前述延迟电路进行连接。
5. 按照权利要求3或4所述的显示装置，其特征在于前述多个延迟电路之中，至少在配置前述多个像素的区域内形成的延 迟电路，通过电阻和电容构成。
6. 按照权利要求5所述的显示装置，其特征在于，还具备 布线，其包括在配置前述多个像素的区域内形成的延迟电路中；和 数据线，其给前述像素供给数据；其中，前述布线的表面电阻，比前述数据线的表面电阻大。
7. 按照权利要求1 6的任何一项所述的显示装置，其特征在于 前述延迟电路设置多个；前述多个延迟电路，以延迟量变得相同的方式构成。
8. 按照权利要求7所述的显示装置，其特征在于 前述延迟电路，包括反相电路。
9. 按照权利要求1或2所述的显示装置，其特征在于 前述延迟电路，至少包括"与非"电路及"或非，，电路之任一。
10. 按照权利要求1 9中的任何一项所述的显示装置，其特征在于 输入前述反转电路的信号，以输入前述像素的前述像素电极和共用电极的方式构成。
11. 按照权利要求1 10的任何一项所述的显示装置，其特征在于 前述像素，包括存储元件。
12. 按照权利要求l-ll的任何一项所述的显示装置，其特征在于 前述反转电路及前述延迟电路，在形成构成像素的半导体元件的M上形成。
13. —种电子设备，其特征在于，具备 权利要求1 12的任何一项所述的显示装置。
全文摘要
本发明涉及显示装置。提供可以对起因于连接于反转电路的高电压侧的电源及低电压侧的电源的电位的降低而将错误的信号供给于像素电极进行抑制的显示装置。该显示装置(100)，具备多个像素(14)；连接于高电压侧的电源与低电压侧的电源，通过使供给于包括在像素(14)的像素电极(148a)的信号(F)反转而生成信号(/F)的多个反转电路(6a～6d)；和设置于多个反转电路(6a～6d)之间，用于使输入反转电路(6a～6d)的信号延迟的延迟电路(5a～5d)。
文档编号G02F1/133GK101430869SQ20081017477
公开日2009年5月13日 申请日期2008年11月3日 优先权日2007年11月7日
发明者户谷隆史, 片山茂宪 申请人:爱普生映像元器件有限公司