专利名称：画素阵列的制作方法
画素阵列
技术领域：
本发明涉及一种显示阵列，且特别涉及一种画素阵列结构。背景技术：
一般的平面显示器主要是由一显示面板以及多个驱动芯片(Driver IC)所构成。 而显示面板主要由薄膜晶体管阵列基板、一对向基板以及一夹于前述二基板之间的液晶层 所构成。薄膜晶体管阵列基板主要包括多条扫描线、多条数据线、排列于扫描线与数据线间 的薄膜晶体管以及与每一薄膜晶体管对应配置的画素电极(Pixel Electrode) 0而上述的 薄膜晶体管包括闸极、源极与汲极，其用来作为液晶显示单元的开关组件。薄膜晶体管阵列基板的制作过程通常包括多次的显影及蚀刻步骤。在一般的制 造技术当中，闸极与扫描线是第一金属层(Metal 1)，源极、汲极与数据线是第二金属层 (Metal 2)。而且，在第一金属层以及第二金属层之间至少具有一层介电层。薄膜晶体管的 结构中，闸极与汲极至少有部分重叠，因此闸极与汲极之间通常会存在所谓的闸极-汲极
(parasiticcapacitance,以Cgd)。近年来为了使得液晶显示器的产品更为普及，业者皆如火如荼地进行降低成本作 业，一种数据驱动芯片减半(half source driver)的架构设计被提出，其主要是利用薄膜 晶体管阵列基板上的布局来降低数据驱动芯片的使用量。但该设计会使开关元件的朝向不 同，使得整个面板的Cgd差异变大，造成画面显示不均等问题。图1为习知的一种数据驱动芯片减半的画素数组的示意图。请参考图1，在习知 一种画素数组的设计中，两条扫描线12位于相邻两列画素13a、13b之间，其中二画素13a、 13b中之开关组件14、15的闸极41、51分别位于扫描线12a的两侧。在具有上述架构之开 关组件14、15的制作流程中，当机台的精密度不足或是制程上的对位误差时，开关组件14、 15的闸极41、51与源极42、52、汲极43、53之间会产生相对位移而使开关组件14、15的特 性偏离原有的设计值。此时，由于闸极41、51分设于对应扫描线12的两侧，当开关组件14、 15的闸极41、51与汲极43、53产生相对位移时，画素130a、130b中之开关组件14、15的闸 极41、51与汲极43、53的重叠面积变化皆不相同，若朝向画素13b的方向偏移时，则位于扫 描线12 —侧之画素13a的Cgd变大，而位于扫描线12另一侧之画素13b的Cgd则变小，导 致画素13a、13b中的Cgd不同。如此一来，由于上述之制程上的误差所造成整个显示面板 内闸极_汲极寄生电容Cgd有的偏大有的偏小，因此此阵列基板在显示过程中易产生显示 亮度不均勻的问题。
发明内容本发明提供一种画素阵列结构，有效改善因为工艺中的对位误差造成闸极-汲极 寄生电容产生变化的问题。本发明提出一种画素阵列结构，其包括复数条扫描线，复数条沿垂直于扫描线方 向曲折延伸的数据线，以及复数个画素单元设置于数据线左右两侧，并通过开关组件与数据线电性相连。其中每一该数据线包含一平行于该扫描线的第一部分以及一垂直于该扫描 线的第二部分，且第一部份与第二部份相连，左右相邻的两列画素电极同时连接在同一条 数据线的第一部分或同一条数据线的第二部分并使开关组件朝向同一侧，故当开关组件的 闸极和汲极发生相对位移时，整个面板开关组件的间极和汲极的相对位移都是朝向同一侧 的，这样就使的整个显示面板闸极-汲极寄生电容Cgd同时偏大或同时偏小，从而改善了画 面亮度不均的现象提高画面显示质量。在本发明之一实施例中，上述数据线的第一部分位于第一扫描线和第二扫描线之 间。在本发明之一实施例中，上述数据线的第一部分与该第一扫描线重叠。在本发明之一实施例中，上述数据线的第一部分与该第二扫描线重叠。在本发明之一实施例中，上述数据线的第一部分与第二部分交错设置且相连以呈 现一方波形并沿垂直于该扫描线的方向延伸。在本发明之一实施例中，上述画素单元包含一开关组件以及一画素电极，该开关 组件包含一闸极与该扫描线电性相连，一源极与该数据线的第一部分或数据线的第二部分 电性相连以及一汲极与该画素电极电性相连。在本发明之一实施例中，上述一个以上开关组件的源极位于数据线第一部分的相 对应侧。在本发明之一实施例中，上述一个以上开关组件的源极位于数据线第二部分的同 侧。根据以上所述，本发明的画素阵列结构令开关组件朝向同一侧，使得因制程造成 开关组件的闸极膜层(Ml)和汲极膜层(M2)发生的相对偏移朝向同一侧，如此整个面板闸 极-汲极寄生电容就会同时增加或同时减少，这样就减小了显示面板闸极-汲极寄生电容 的差异从而提高画面显示质量。为让本发明的上述特征和优点能更明显易懂，下面特举实施例，并配合附图作详 细说明如下。
图1是习知的一种阵列基板示意图。
图2是本发明实施例一的阵列基板示意图。
图3是图2之阵列基板局部放大图。
图4是图2的数据线走线分布示意图。
图5是本发明实施例二的阵列基板示意图。
图6是图5的阵列基板局部放大图。
图7是图5的数据线走线分布示意图。
图8是本发明实施例三的阵列基板的示意图
图9是图8的阵列基板局部放大图。
图10是图8的数据线走线分布示意图。
图11是本发明实施例四的阵列基板示意图。
图12是图11的阵列基板局部放大图。
图13是图11的数据线走线分布示意图。图14A、14B、14C是数据线的剖面图。
具体实施方式
下面结合附图和实施例对本实用新型进行详细说明。图2为本发明实施例一的阵列基板的示意图，图3为图2的阵列基板局部放大图。 请同时参照图2和图3，在本实施例中，阵列基板包含多数条扫描线200沿行方向延伸，多 条数据线300沿列方向曲折延伸，并与该扫描线200相交但不电性连接，其中上述行方向与 列方向是相互垂直的；以及多个画素单元100，其设置于该扫描线200与该数据线300所形 成的区域，其与该数据线300电性连接，且每一数据线300电性连接左右相邻的两列画素单 元。更进一步说明，该扫描线200包含一第一扫描线201以及一第二扫描线202，每一数据 线300包含一第一部分301以及一第二部分302，且该数据线300的第一部分301与该扫描 线200平行，而该数据线300的第二部分302垂直于该扫描线200，其中上述该数据线300 的第一部分301和第二部分302是为彼此交错设置并且相互连接。其中该画素单元100是 位于第一扫描线201、第二扫描线200以及数据线的第二部分302所形成的区域内，且该区 域内具有两个画素单元100。如图2及图3所示之该画素单元100包含一开关组件101以及一画素电极102，其 中该开关组件101具有一闸极1011、一源极1012以及一汲极1013，然而该开关组件101中 的该闸极1011与该扫描线200系为电性相连，更具体的说该开关组件101中的该闸极1011 与该扫描线200是属于同一金属层(Ml)，并且该闸极1011与该扫描线200是通过同一道 显影蚀刻等制程所形成；其中该画素单元100之该开关组件101中的源极1012与该数据线 300系为电性相连，并该开关组件101的汲极1013通过接触孔电性连接画素电极102。更 具体的说该开关组件101的该源极1012、该汲极1013与该数据线300是属于同一金属层 (M2)，并且该源极1012、该汲极1013与该数据线300是通过同一道显影蚀刻等制程所形成。图4是图2的数据线走线分布示意图，在此图中仅显示了数据线300以及开关组 件101。在此请参照图4，该数据线300的第一部分301与第二部分302是为彼此交错设置 并且相互连接的，即该数据线300的第一部分301两端所连接是为数据线的第二部分302， 而该数据线300的第二部分302两端所连接是为数据线的第一部分301，需要注意的是，这 里指的两端并不仅仅为图中所示之数据线300的第一部分301或数据线300的第二部分 302之端点，意指系可为接近端点或端点处。如图4所示，在每一数据线300第二部分302 两端系连接相邻的上下两段数据线300第一部分301，其中数据线300第二部分302的一个 端点连接与其相邻的上段数据线第一部分301的一个端点，在靠近该数据线300第二部分 302的另一端点处连接与其相邻的下段数据线第一部分301的一个端点。如此数据线300 第一部分301与数据线300第二部分302交错设置且数据线300在整体上是沿垂直于扫描 线200的方向延伸的，且数据线300的第一部分301与第二部分302是为电性相连，更具体 地说数据线300的第一部分301与第二部分302是属于同一金属层(M2)，其是以同样的材 料通过同一道显影蚀刻等制程所形成。从宏观上来说且如图所示，数据线300是呈方波形 延伸的。接续上述，该开关组件101中的源极1012与该数据线300相连，并且其是位于数据线300的第二部分302上，每一数据线300的每一个第二部分302上连接有两个开关组 件101的中源极1012，且这两个开关组件101中的源极1012是位于数据线300的第二部分 302之两个端点处，且这两个开关组件101中的源极1012是朝向同一侧的；在本实施例中 这两个开关组件101的源极1012相对应的汲极1013都朝向右侧，也就是说本实施例中整 个薄膜晶体管阵列基板开关组件101的汲极1013都是朝向右侧的，而开关组件101的闸极 1011是属于第一金属膜层(Ml)而开关组件101的汲极1013是属于第二金属膜层(M2)的， 当产生膜层间有对位误差时而引起Cgd变化时，由于整个面板的开关组件101的汲极1013 都是朝向右侧的，使得整个面板的Cgd同时偏大或偏小从而减小了整个面板Cgd间的差异， 避免了画面显示亮度不均等问题。图5为本发明实施例二的阵列基板的示意图，图6为图5的阵列基板局部放大图。 请同时参照图5和图6，在本实施例中，阵列基板包含多数条扫描线210沿行方向延伸，多 条数据线310沿列方向曲折延伸，并与该扫描线210相交但不电性连接，其中上述行方向与 列方向是相互垂直的；以及多个画素单元110，其设置于该扫描线210与该数据线310所形 成的区域，其与该数据线310电性连接，且每一数据线310电性连接左右相邻的两列画素单 元。更进一步说明，该扫描线210包含一第一扫描线211以及一第二扫描线212，每一数据 线310包含一第一部分311以及一第二部分312，且该数据线310的第一部分311与该扫描 线210平行，而该数据线310的第二部分312垂直于该扫描线210，其中上述该数据线310 的第一部分311和第二部分312是为彼此交错设置并且相互连接。其中该画素单元110是 位于第一扫描线211、第二扫描线210以及数据线的第二部分312所形成的区域内，且该区 域内具有两个画素单元110。如图5及图6所示之该画素单元110包含一开关组件111以及一画素电极102， 其中该开关组件111具有一闸极1111、一源极1112以及一汲极1113，然而该开关组件111 中的该闸极1111与该扫描线210系为电性相连，更具体的说该开关组件111中的该闸极 1111与该扫描线210是属于同一金属层(Ml)，并且该闸极1111与该扫描线210是通过同 一道显影蚀刻等制程所形成；其中该画素单元110之该开关组件111中的源极1112与该数 据线310系为电性相连，并该开关组件111的汲极1113通过接触孔电性连接画素电极102， 更具体的说该开关组件111的该源极1112、该汲极1113与该数据线310是属于同一金属 层(M2)，并且该源极1112、该汲极1113与该数据线310是通过同一道显影蚀刻等制程所形 成。图7是图5的数据线走线分布示意图，在此图中仅显示了数据线310以及开关组 件111。在此请参照图4，该数据线310的第一部分311与第二部分312是为彼此交错设置 并且相互连接的，即该数据线310的第一部分311两端所连接是为数据线的第二部分312， 而该数据线310的第二部分312两端所连接是为数据线的第一部分311，需要注意的是，这 里指的两端并不仅仅为图中所示之数据线310的第一部分311或数据线310的第二部分 312之端点，意指系可为接近端点或端点处。如图7所示，在每一数据线第二部分312两端 系连接相邻的上下两段数据线第一部分311，其中数据线第二部分312的一个端点连接与 其相邻的上段数据线第一部分311的一个端点，在靠近该数据线第二部分312的另一端点 处连接与其相邻的下段数据线第一部分311的一个端点。如此数据线第一部分311与数据 线第二部分312交错设置且数据线310在整体上是沿垂直于扫描线210的方向延伸的，且
6该数据线310的第一部分311与第二部分312是为电性相连，更具体地说数据线310的第 一部分311与第二部分312是属于同一金属层(M2)，其是以同样的材料通过同一道显影蚀 刻等制程所形成。从宏观上来说且如图所示，数据线310是呈方波形延伸的。接续上述，该开关组件111中的源极1112与该数据线310相连，并且其是位于数 据线310的第二部分312上，每一数据线310的每一个第二部分312上连接有两个开关组 件111的中源极1112，且这两个开关组件111中的源极1112是位于数据线310的第二部分 312之两个端点处，且这两个开关组件111中的源极1112是朝向同一侧的；在本实施例中 这两个开关组件111的源极1112相对应的汲极1113都朝向左侧，也就是说本实施例中整 个薄膜晶体管阵列基板开关组件111的汲极1113都是朝向左侧的，而开关组件111的闸极 1111是属于第一金属膜层(Ml)而开关组件111的汲极1113是属于第二金属膜层(M2)的， 当产生膜层间有对位误差时而引起Cgd变化时，由于整个面板的开关组件111的汲极1113 都是朝向左侧的，使得整个面板的Cgd同时偏大或偏小从而减小了整个面板Cgd间的差异， 避免了画面显示亮度不均等问题。图8为本发明实施例三的阵列基板的示意图，图9为图8的阵列基板局部放大图。 请同时参照图8和图9，在本实施例中，阵列基板包含多数条扫描线220沿行方向延伸，多 条数据线320沿列方向曲折延伸，并与该扫描线220相交但不电性连接，其中上述行方向与 列方向是相互垂直的；以及多个画素单元120，其设置于该扫描线220与该数据线320所形 成的区域，其与该数据线320电性连接，且每一数据线320电性连接左右相邻的两列画素单 元。更进一步说明，该扫描线220包含一第一扫描线221以及一第二扫描线222，每一数据 线320包含一第一部分321以及一第二部分322，且该数据线320的第一部分321与该扫描 线220平行，而该数据线320的第二部分322垂直于该扫描线220，其中上述该数据线320 的第一部分321和第二部分322是为彼此交错设置并且相互连接。其中该画素单元120是 位于第一扫描线221、第二扫描线220以及数据线的第二部分322所形成的区域内，且该区 域内具有两个画素单元120。如图8及图9所示之该画素单元120包含一开关组件121以及一画素电极122， 其中该开关组件121具有一闸极1211、一源极1212以及一汲极1213，然而该开关组件121 中的该闸极1211与该扫描线220系为电性相连，更具体的说该开关组件121中的该闸极 1211与该扫描线220是属于同一金属层(Ml)，并且该闸极1211与该扫描线220是通过同 一道显影蚀刻等制程所形成；其中该画素单元120之该开关组件121中的源极1212与该数 据线320系为电性相连，并该开关组件121的汲极1213通过接触孔电性连接画素电极122， 更具体的说该开关组件121的该源极1212、该汲极1213与该数据线320是属于同一金属 层(M2)，并且该源极1212、该汲极1213与该数据线320是通过同一道显影蚀刻等制程所形 成。图10是图8的数据线走线分布示意图，在此图中仅显示了数据线320以及开关 组件121。在此请参照图10，该数据线320的第一部分321与第二部分322是为彼此交错 设置并且相互连接的，即该数据线320的第一部分321两端所连接是为数据线的第二部分 322，而该数据线320的第二部分322两端所连接是为数据线的第一部分321，需要注意的 是，这里指的两端并不仅仅为图中所示之数据线320的第一部分321或数据线320的第二 部分322之端点。又，如图10所示，在每一数据线第一部分321两端系连接相邻的上下两段数据线第二部分322，其中数据线第一部分321的一个端点连接与其相邻的上段数据线 第二部分322的一个端点，在靠近该数据线第一部分321的另一端点处连接与其相邻的下 段数据线第二部分322的一个端点。如此数据线第一部分321与数据线第二部分322交错 设置且数据线320在整体上是沿垂直于扫描线220的方向延伸的，且该数据线320的第一 部分321与第二部分322是为电性相连，更具体地说数据线320的第一部分321与第二部 分322是属于同一金属层(M2)，其是以同样的材料通过同一道显影蚀刻等制程所形成。从 宏观上来说且如图所示，数据线320是呈方波形延伸的。接续上述，该开关组件121中的源极1212与该数据线320相连，并且其是位于数 据线320的第二部分322上，每一数据线320的每一个第二部分322上连接有两个开关组 件121的中源极1212，且这两个开关组件121中的源极1212是位于数据线320的第二部分 322之两个端点处，且这两个开关组件121中的源极1212是朝向同一侧的；在本实施例中 这两个开关组件121的源极1212相对应的汲极1213都朝向右侧，也就是说本实施例中整 个薄膜晶体管阵列基板开关组件121的汲极1213都是朝向右侧的，而开关组件121的闸极 1211是属于第一金属膜层(Ml)而开关组件121的汲极1213是属于第二金属膜层(M2)的， 当产生膜层间有对位误差时而引起Cgd变化时，由于整个面板的开关组件121的汲极1213 都是朝向右侧的，使得整个面板的Cgd同时偏大或偏小从而减小了整个面板Cgd间的差异， 避免了画面显示亮度不均等问题。图11为本发明实施例四的阵列基板的示意图，图12为图11的阵列基板局部放 大图。请同时参照图11和图12，在本实施例中，阵列基板包含多数条扫描线230沿行方向 延伸，多条数据线330沿列方向曲折延伸，并与该扫描线230相交但不电性连接，其中上述 行方向与列方向是相互垂直的；以及多个画素单元130，其设置于该扫描线230与该数据线 330所形成的区域，其与该数据线330电性连接，且每一数据线330电性连接左右相邻的两 列画素单元。更进一步说明，该扫描线230包含一第一扫描线231以及一第二扫描线232， 每一数据线330包含一第一部分331以及一第二部分332，且该数据线330的第一部分331 与该扫描线230平行，而该数据线330的第二部分332垂直于该扫描线230，其中上述该数 据线330的第一部分331和第二部分332是为彼此交错设置并且相互连接。其中该画素单 元130是位于第一扫描线231、第二扫描线230以及数据线的第二部分332所形成的区域 内，且该区域内具有两个画素单元130。如图11及图12所示之该画素单元130包含一开关组件131以及一画素电极132， 其中该开关组件131具有一闸极1311、一源极1312以及一汲极1313，然而该开关组件131 中的该闸极1311与该扫描线230系为电性相连，更具体的说该开关组件131中的该闸极 1311与该扫描线230是属于同一金属层(Ml)，并且该闸极1311与该扫描线230是通过同 一道显影蚀刻等制程所形成；其中该画素单元130之该开关组件131中的源极1312与该数 据线330系为电性相连，并该开关组件131的汲极1313通过接触孔电性连接画素电极132， 更具体的说该开关组件131的该源极1312、该汲极1313与该数据线330是属于同一金属 层(M2)，并且该源极1312、该汲极1313与该数据线330是通过同一道显影蚀刻等制程所形 成。图13是图12的数据线走线分布示意图，在此图中仅显示了数据线330以及开关 组件131。在此请参照图4，该数据线330的第一部分331与第二部分332是为彼此交错设置并且相互连接的，即该数据线330的第一部分331两端所连接是为数据线的第二部分 332，而该数据线330的第二部分332两端所连接是为数据线的第一部分331，需要注意的 是，这里指的两端并不仅仅为图中所示之数据线330的第一部分331或数据线330的第二 部分332之端点。如图13所示，在每一数据线第一部分331两端系连接相邻的上下两段数 据线第二部分332，其中数据线第一部分331的一个端点连接与其相邻的上段数据线第二 部分332的一个端点，在该数据线第一部分331的另一端点处连接与其相邻的下段数据线 第二部分332的一个端点。如此数据线第一部分321与数据线第二部分322交错设置且数 据线320在整体上是沿垂直于扫描线220的方向延伸的，且该数据线330的第一部分331 与第二部分332是为电性相连，更具体地说数据线330的第一部分331与第二部分332是 属于同一金属层(M2)，其是以同样的材料通过同一道显影蚀刻等制程所形成。从宏观上来 说且如图所示，数据线330是呈方波形延伸的。接续上述，该开关组件131中的源极1312与该数据线330相连，并且其是位于数 据线330的第二部分332上，每一数据线330的每一个第二部分332上连接有两个开关组 件131的中源极1312，且这两个开关组件131中的源极1312是位于数据线330的第二部分 332之两个端点处，且这两个开关组件131中的源极1312是朝向同一侧的；在本实施例中 这两个开关组件131的源极1312相对应的汲极1313都朝向左侧，也就是说本实施例中整 个薄膜晶体管阵列基板开关组件131的汲极1313都是朝向左侧的，而开关组件131的闸极 1311是属于第一金属膜层(Ml)而开关组件131的汲极1313是属于第二金属膜层(M2)的， 当产生膜层间有对位误差时而引起Cgd变化时，由于整个面板的开关组件131的汲极1313 都是朝向左侧的，使得整个面板的Cgd同时偏大或偏小从而减小了整个面板Cgd间的差异， 避免了画面显示亮度不均等问题。图14A、14B、14C是本发明中数据线的剖面图，并只显示了数据线的第一部分。如 图14A所示，其中10为玻璃基板，20为绝缘层，在本实施例中，数据线第一部分31位于第 一扫描线21的上方，即据线第一部分31与第一扫描线21重叠。而在图14B所示的实施例 中，数据线第一部分31位于第二扫描线22的上方，即据线第一部分31与第二扫描线22重 叠。在图14C所示的实施例中，数据线第一部分31是位于第一扫描线21与第二扫描线22 之间。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽 管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然 可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替 换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精 神和范围。
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权利要求
1.一种画素阵列结构，包括复数条扫描线，其中该扫描线包含第一扫描线和第二扫描线； 复数条数据线，其中每一该数据线包含一平行于该扫描线的第一部分以及一垂直于该 扫描线的第二部分，并第一部份与第二部份相连；复数个画素单元，其中画素单元设置于该数据线左右两侧，并该画素单元与该数据线 电性相连。
2.根据权利要求1所述的画素阵列结构，其中该数据线的该第一部分位于该第一扫描 线和该第二扫描线之间。
3.根据权利要求1所述的画素阵列结构，其中该数据线的该第一部分与该第一扫描线重叠。
4.根据权利要求1所述的画素阵列结构，其中该数据线的该第一部分与该第二扫描线重叠。
5.根据权利要求1所述的画素阵列结构，该数据线的第一部份与第二部份交错设置且 相连以呈现一方波形并沿垂直于该扫描线的方向延伸。
6.根据权利要求1所述的画素阵列结构，其中该画素单元包含一开关组件以及一画素 电极，该开关组件更包含一闸极，该闸极与该扫描线电性相连；一源极，该源极与该数据线的第一部份或第二部份电性相连；一汲极，该汲极与该画素电极相连。
7.根据权利要求6所述的画素阵列结构，其中该开关组件的源极设置于该数据线的该 第一部分的相对应侧。
8.根据权利要求6所述的画素阵列结构，其中该开关组件的源极设置于该数据线的该 第二部分的相同侧。
9.根据权利要求7所述的画素阵列结构，其中该开关组件的源极位于该数据线的第一 部分中间段且电性相连。
10.根据权利要求8所述的画素阵列结构，其中该开关组件的源极位于该数据线的第 二部分接近端点处且电性相连。
全文摘要
本发明提供一种画素阵列结构，其包括复数条扫描线，复数条沿垂直于扫描线方向曲折延伸的数据线，以及复数个画素电极设置于数据线左右两侧，并通过开关组件与数据线电性相连。其中该开关组件具有一闸极与该扫描线连接，一源极与该数据线连接以及一汲极与该画素电极电性连接；而每一该数据线包含一平行于该扫描线的第一部分以及一垂直于该扫描线的第二部分，且第一部份与第二部份相连，左右相邻的两列画素电极同时连接在同一条数据线的第一部分或同一条数据线的第二部分并使该开关组件的源极朝向同一侧，从而使该开关组件的闸极与汲极的相对位移朝向同一侧，这样就使得整个面板闸极-汲极寄生电容是同时偏大或偏小的，从而避免亮度不均的现象。
文档编号G02F1/1362GK102004361SQ20101051042
公开日2011年4月6日 申请日期2010年10月18日 优先权日2010年10月18日
发明者柳智忠, 潘聪聪, 贾沛 申请人:深超光电(深圳)有限公司