像素数组的制作方法
【专利摘要】本发明是有关于一种像素数组，包括多条扫描线、多条栅极线、多条数据线以及多个像素结构。扫描线配置于基板上。栅极线与扫描线相交以围出的多个第一单元区域与多个第二单元区域。每一条栅极线电性连接其中一条扫描线。数据线与扫描线相交并通过第一单元区域。每一条数据线位于相邻两条栅极线之间。像素结构配置于第一单元区域。每一个像素结构包括主动元件以及像素电极。主动元件由对应的一条扫描线驱动并连接于对应的一条数据线。每一个像素电极在基板上的正投影不重叠或不完全重叠对应的栅极线在基板上的正投影。本发明提供的技术方案可有效地减少栅极线与像素电极之间的耦合效应，具有较佳的显示品质。
【专利说明】像素数组
【技术领域】
[0001]本发明涉及一种显示数组，特别是涉及一种像素数组。
【背景技术】
[0002]一般而言，液晶显示面板主要是由主动元件数组基板、一对向基板以及夹于主动元件数组基板与对向基板之间的液晶层所构成，其中主动元件数组基板可分为显示区(display region)与非显示区(non-display region),其中在显示区上配置有以数组排列的多个像素单元，而每一个像素单元包括薄膜晶体管(TFT)以及与薄膜晶体管连接的像素电极(pixel electrode)。此外,在显示区内配置有多条扫描线(scan line)与数据线(data line)，每一个像素单元的薄膜晶体管是与对应的扫描线与数据线电性连接。在非显示区内则配置有信号线、源极驱动器(source driver)以及栅极驱动器(gate driver)。
[0003]当液晶显示面板要显示影像画面时，其必须通过栅极驱动器来依序开启显示面板内的每一列(row)像素，且每一列像素在开启的时间内会对应的接收源极驱动器所提供的数据电压。如此一来，每一列像素中的液晶分子就会依据其所接收的数据电压而做适当的排列。然而，随着液晶显示面板的解析度提升，液晶显示器就必须借由增加栅极驱动器与源极驱动器的使用数目来配合解析度的提升，且因栅极驱动器与源极驱动器的使用数目增加会让非显示区(或称为边框)的面积变大。基于上述理由，液晶显示器的生产成本便随着栅极驱动器、源极驱动器的使用数量而增加，同时边框也越来越大。若能将栅极驱动器及/或源极驱动器的使用数目减少，便可轻易地解决成本无法降低的问题以及做出窄边框，即非显示区面积较小的产品。
[0004]由此可见，上述现有的像素数组在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决像素数组存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种可减少栅极线与像素电极之间的耦合效应，具有较佳的显示品质的新型的像素数组，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
[0005]有鉴于上述现有的像素数组存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的像素数组，能够改进一般现有的像素数组，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
【发明内容】
[0006]本发明的目的在于，克服现有的像素数组存在的缺陷，而提供一种能改善显示面板的显示不均现象的像素数组。
[0007]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种像素数组，适于配置于基板上。像素数组包括多条扫描线、多条栅极线、多条数据线以及多条像素结构。扫描线配置于基板上且彼此平行排列。栅极线彼此平行排列且与扫描线相交以围出的多个第一单元区域与多个第二单元区域。每一条栅极线电性连接其中一条扫描线，而每一个第二单元区域的面积小于每一个第一单元区域的面积，且第一单元区域与第二单元区域在纵向上呈交替排列。数据线与扫描线相交并通过第一单元区域，其中每一条数据线位于相邻两栅极线之间。像素结构配置于第一单元区域。每一个像素结构包括主动元件以及连接于主动元件的像素电极。主动元件由对应的一条扫描线驱动并连接于对应的一条数据线。每一个像素电极在基板上的正投影不重叠或不完全重叠对应的栅极线在基板上的正投影。
[0008]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0009]前述的像素数组，其中所述多条栅极线的延伸方向平行于数据线的延伸方向。
[0010]前述的像素数组，其中所述多条栅极线与扫描线由不同膜层所组成，而栅极线与数据线由同一膜层所组成。
[0011]前述的像素数组，其中更包括接触窗，电性连接每一条栅极线与对应的其中一条扫描线。
[0012]前述的像素数组，其中每一个像素电极延伸覆盖对应的另一条扫描线而构成储存电容。
[0013]前述的像素数组，其中像素电极延伸至第二单元区域内，且在纵向上的相邻两像素电极彼此错位排列。
[0014]前述的像素数组，其中每一个像素电极的面积大于每一个第一单元区域的面积。
[0015]前述的像素数组，其中每一个像素电极的面积小于每一个第一单元区域的面积。
[0016]前述的像素数组，其中每一个像素电极包括第一像素电极部、第二像素电极部、第三像素电极部、第一像素电极连接部以及第二像素电极连接部。第一像素电极部位于第二像素电极部以及第三像素电极部之间。第一像素电极部位于第一单元区域内，而第二像素电极部与第三像素电极部分别位于第一单元区域相邻两侧的第二单元区域内。第一像素电极连接部连接第一像素电极部与第二像素电极部，而第二像素电极连接部连接第一像素电极部与第三像素电极部。
[0017]前述的像素数组，其中第一像素电极部的面积大于第二像素电极部的面积与第三像素电极部的面积。第一像素电极连接部与第二像素电极连接部在基板上的正投影部分重叠于对应的栅极线在基板上的正投影。
[0018]本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明像素数组可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点:
[0019]基于上述，由于本发明的实施例的像素电极在基板上的正投影不重叠或不完全重叠对应的栅极线在基板上的正投影，因此本发明的实施例的像素数组的设计可以减少栅极线与像素电极之间的稱合效应(Coupling effect)。此外，当此像素数组更进一步应用于显示面板时，现有习知的显示面板的显示不均的现象可大幅地被改善，进而可具有较佳的显不品质。
[0020]综上所述，本发明像素数组可以减少栅极线与像素电极之间的耦合效应，具有较佳的显示品质。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0021]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【专利附图】
【附图说明】
[0022]图1为本发明的一个实施例的一种像素数组的示意图。
[0023]图2为本发明的另一个实施例的一种像素数组的示意图。
[0024]图3为本发明的又一个实施例的一种像素数组的示意图。
[0025]【主要元件符号说明】
[0026]10:基板100a、100b、IOOc:像素数组
[0027]110a、110b、110c:扫描线120a、120b:栅极线
[0028]130a、130b:数据线140a、140b、140c:像素结构
[0029]142a、142b:主动元件144a、144b、144c、144d:像素电极
[0030]145d:第一像素电极部146d:第二像素电极部
[0031]147d:第三像素电极部148d:第一像素电极连接部
[0032]149d:第二像素电极连接部C:接触窗
[0033]Cstl、Cst2:储存电容Dl:第一单元区域
[0034]D2:第二单元区域P:纵向
【具体实施方式】
[0035]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的像素数组其【具体实施方式】、结构、特征及其功效，详细说明如后。
[0036]图1为本发明的一个实施例的一种像素数组的示意图。请参阅图1，在本实施例中，像素数组100a，适于配置于基板10上。像素数组IOOa包括多条扫描线110a、110b、110c、多条栅极线120a、120b、多条数据线130a、130b以及多条像素结构140a、140b。
[0037]详细来说，扫描线110a、110b、110c配置于基板10上且彼此平行排列。栅极线120a、120b彼此平行排列且与扫描线110a、110b、IlOc相交以围出的多个第一单元区域Dl与多个第二单元区域D2。每一条栅极线120a、120b电性连接其中一条扫描线110a、110b、110c，而每一个第二单元区域D2的面积小于每一个第一单元区域Dl的面积，且第一单元区域Dl与第二单元区域D2在纵向P上呈交替排列。数据线130a、130b与扫描线110a、110b、IlOc相交并通过第一单元区域D1，其中每一条数据线130a、130b位于相邻两栅极线120a、120b之间。像素结构140a、140b配置于第一单元区域Dl，且每一个像素结构140a (或140b)包括主动元件142a(或142b)以及连接于主动元件142a(或142b)的像素电极144a(或144b)。主动元件142a (或142b)由对应的一条扫描线IIOb (或IlOc)驱动并连接于对应的一条数据线130a。每一个像素电极140a(或140b)在基板10上的正投影不完全重叠对应的栅极线120a、120b在基板10上的正投影。
[0038]更具体来说，本实施例的栅极线120a、120b的延伸方向实质上平行于数据线130a、130b的延伸方向。栅极线120a、120b与扫描线110a、110b、IlOc是由不同膜层所组成，而栅极线120a、120b与数据线130a、130b是由同一膜层所组成。此处，栅极线120a、120b是以非等间距的方式排列，即如图1所示，栅极线120b与相邻两栅极线120b之间的间距不同，因此栅极线120a、120b与扫描线110a、110b、110c所定义出的第一单元区域Dl与第二单元区域D2会有不同的面积。
[0039]再者，本实施例的像素数组IOOa可更包括接触窗C，其中接触窗C电性连接每一条栅极线120a与对应的其中一条扫描线110b。换言之，栅极线120a可通过接触窗C来驱动扫描线110b，而使对应的数据线130a将数据信号写入于像素结构140a中。此外，本实施例的每一个像素电极140a(或140b)更延伸覆盖对应的另一条扫描线IlOa(或IlOb)而构成储存电容Cstl (或Cst2),当本实施例的像素数组IOOa更进一步应用于显示面板(未绘示)时，此显示面板可维持良好的显示品质。
[0040]特别是，本实施例的像素电极140a、140b延伸至第二单元区域D2内，且在纵向P上的相邻两像素电极140a、140b彼此错位排列。每一个像素电极140a、140b的实质上面积大于每一个第一单元区域Dl的面积。如图1所示，像素电极140a与栅极线120a重叠但并不与栅极线120b重叠，因此当栅极线120a通过接触窗C来驱动扫描线IlOb时，栅极线120b与像素电极140a之间并没有耦合效应(coupling effect)。因此，当本实施例的像素数组IOOa更进一步应用于显示面板(未绘示)时，此显示面板不会有现有习知的因耦合效应而造成像素电极之间产生压差进而导致显示面板显示不均的现象产生，可具有较佳的显不品质。
[0041]在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参阅前述实施例，下述实施例不再重复赘述。
[0042]图2为本发明的另一个实施例的一种像素数组的示意图。请先同时参阅图1与图2，图2的像素数组IOOb与图1的像素数组IOOa相似，其不同之处在于:本实施例的像素数组IOOb的每一个像素电极144c的面积小于每一个第一单元区域Dl的面积，且在纵向P上的相邻两像素电极140c彼此呈直线排列。
[0043]由于本实施例的每一个像素电极144c的面积小于每一个第一单元区域Dl的面积，意即本实施例的像素电极144c仅位于第一单元区域Dl内。也就是说，每一个像素电极140c在基板10上的正投影不重叠对应的栅极线120a、120b在基板10上的正投影。因此，当栅极线120a通过接触窗C来驱动扫描线IlOb时，栅极线120b与像素电极140c之间并没有稱合效应(coupling effect)。因此，当本实施例的像素数组IOOb更进一步应用于显示面板(未绘示)时，此显示面板不会有现有习知的因耦合效应而造成像素电极之间产生压差进而导致显示面板显示不均的现象产生，可具有较佳的显示品质。
[0044]图3为本发明的又一个实施例的一种像素数组的示意图。请先同时参阅图1与图3，图3的像素数组IOOc与图1的像素数组IOOa相似，其不同之处在于:本实施例的像素数组IOOc的每一个像素电极144d包括第一像素电极部145d、第二像素电极部146d、第三像素电极部147d、第一像素电极连接部148d以及第二像素电极连接部149d。第一像素电极部145d位于第二像素电极部146d以及第三像素电极部147d之间。第一像素电极部145d位于第一单元区域Dl内，而第二像素电极部146d与第三像素电极部147d分别位于第一单元区域Dl相邻两侧的第二单元区域D2内。第一像素电极连接部148d连接第一像素电极部145d与第二像素电极部146d，而第二像素电极连接部149d连接第一像素电极部145d与第三像素电极部147d。
[0045]更进一步来说，本实施例的第一像素电极部145d的面积大于第二像素电极部146d的面积与第三像素电极部147d的面积。每一个像素电极140d的实质上面积大于每一个第一单元区域Dl的面积。第一像素电极连接部148d与第二像素电极连接部149d在基板10上的正投影部分重叠于对应的栅极线120a、120b在基板10上的正投影。由于本实施例的像素电极140d的第一像素电极连接部148d与第二像素电极连接部149d在基板10上的正投影仅一小部分重叠于对应的栅极线120a、120b在基板10上的正投影。因此，当栅极线120a通过接触窗C来驱动扫描线IlOb时，本实施例的像素数组IOOc的设计可以减少栅极线120a与像素电极140d之间的稱合效应(coupling effect)。故，当本实施例的像素数组IOOc更进一步应用于显示面板(未绘示)时，现有习知的因耦合效应而造成像素电极之间产生压差进而导致显示面板的显示不均的现象可大幅地被改善，进而可具有较佳的显示品质。
[0046]综上所述，由于本发明的实施例的像素电极在基板上的正投影不重叠或不完全重叠对应的栅极线在基板上的正投影，因此本发明的实施例的像素数组的设计可以减少栅极线与像素电极之间的稱合效应(coupling effect)。此外，当此像素数组更进一步应用于显示面板时，现有习知的因耦合效应而造成像素电极之间产生压差进而导致显示面板的显示不均的现象可大幅地被改善，进而可具有较佳的显示品质。
[0047]以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【权利要求】
1.一种像素数组，适于配置于基板上，其特征在于该像素数组包括: 多条扫描线，配置于该基板上且彼此平行排列； 多条栅极线，彼此平行排列且与所述多条扫描线相交以围出的多个第一单元区域与多个第二单元区域，其中每一条栅极线电性连接其中一条扫描线，而每一个第二单元区域的面积小于每一个第一单元区域的面积，且所述多个第一单元区域与所述多个第二单元区域在纵向上呈交替排列； 多条数据线，与所述多条扫描线相交并通过所述多个第一单元区域，其中每一条数据线位于相邻两条所述的栅极线之间；以及 多个像素结构，配置于所述多个第一单元区域，每一个像素结构包括主动元件以及连接于该主动元件的像素电极，该主动元件由对应的一条扫描线驱动并连接于对应的一条数据线，其中每一个像素电极在该基板上的正投影不重叠或不完全重叠对应的所述多条栅极线在该基板上的正投影。
2.根据权利要求1所述的像素数组，其特征在于其中所述多条栅极线的延伸方向平行于所述多条数据线的延伸方向。
3.根据权利要求1所述的像素数组，其特征在于其中所述多条栅极线与所述多条扫描线由不同膜层所组成，而所述多条栅极线与所述多条数据线由同一膜层所组成。
4.根据权利要求1所述的像素数组，其特征在于更包括接触窗，电性连接每一条栅极线与对应的其中一条扫描线。
5.根据权利要求1所述的像素数组，其特征在于其中每一个像素电极延伸覆盖对应的另一条扫描线而构成储存电容。
6.根据权利要求1所述的像素数组，其特征在于其中所述多个像素电极延伸至所述多个第二单元区域内，且在该纵向上的相邻两个所述的像素电极彼此错位排列。
7.根据权利要求6所述的像素数组，其特征在于其中每一个像素电极的面积大于每一个第一单元区域的面积。
8.根据权利要求1所述的像素数组，其特征在于其中每一个像素电极的面积小于每一个第一单元区域的面积。
9.根据权利要求1所述的像素数组，其特征在于其中每一个像素电极包括第一像素电极部、第二像素电极部、第三像素电极部、第一像素电极连接部以及第二像素电极连接部，该第一像素电极部位于该第二像素电极部以及该第三像素电极部之间，该第一像素电极部位于该第一单元区域内，而该第二像素电极部与该第三像素电极部分别位于该第一单元区域相邻两侧的所述多个第二单元区域内，该第一像素电极连接部连接该第一像素电极部与该第二像素电极部，而该第二像素电极连接部连接该第一像素电极部与该第三像素电极部。
10.根据权利要求9所述的像素数组，其特征在于其中该第一像素电极部的面积大于该第二像素电极部的面积与该第三像素电极部的面积，而该第一像素电极连接部与该第二像素电极连接部在该基板上的正投影部分重叠于对应的所述多条栅极线在该基板上的正投影。
【文档编号】G02F1/1368GK103852947SQ201310314100
【公开日】2014年6月11日 申请日期:2013年7月22日 优先权日:2012年12月5日
【发明者】吴淇铭, 阎淑萍 申请人:元太科技工业股份有限公司