像素结构的制作方法

像素结构的制作方法
【专利摘要】一种像素结构，其包括扫描线以及数据线、主动元件、像素电极以及共用电极。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。像素电极包括多个第一层像素电极图案以及多个第二层像素电极图案。共用电极包括多个第一层共用电极图案以及多个第二层共用电极图案。每一第一层像素电极图案与对应的第二层共用电极图案之间具有边缘电场，且每一第一层共用电极图案与对应的第二层像素电极图案之间具有边缘电场。每一第二层像素电极图案与邻近的第二层共用电极图案之间具有水平电场。
【专利说明】像素结构

【技术领域】
[0001] 本发明是有关于一种像素结构，且特别是有关于一种混合水平电场与边缘电场的 液晶驱动模式的像素结构。

【背景技术】
[0002] 随着液晶显示面板的显示规格不断地朝向大尺寸发展，市场对于液晶显示面板的 性能要求亦朝向高对比、快速反应及广视角等特性发展。为了克服大尺寸液晶显示面板的 视角问题，液晶显示面板的广视角技术也必须不停地进步与突破。目前常见的广视角技术 包括：扭转向列型液晶（TN)加上广视角膜（wide viewing film)、共平面切换式（in-plane switching, IPS)液晶显示面板、边际场切换式（fringe field switching, FFS)液晶显示面 板与多域垂直配向式（multi-domain vertical alignment, MVA)液晶显示面板。
[0003] FFS与IPS更成为广视角技术的主流。FFS液晶显示面板的储存电容（storage capacitance, Cst)与两层电极的重叠面积有关。然而，当面板发展成大尺寸时，FFS液晶显 示面板会因为Cst过大而产生一些问题，其例如数据线的电阻电容负载（RC loading)过大 而导致充电率不足等问题。相较之下，虽然IPS不会有上述问题，然而IPS液晶显示面板的 液晶效率较FFS液晶显示面板还低，且IPS液晶显示面板的操作电压较FFS液晶显示面板 还商。


【发明内容】

[0004] 本发明提供一种像素结构，其应用于显示面板时可以解决上述FFS液晶显示面板 以及IPS液晶显示面板所存在的问题。
[0005] 本发明的像素结构包括扫描线以及数据线、主动元件、像素电极以及共用电极。主 动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接，其中像素电极包括 多个第一层像素电极图案以及多个第二层像素电极图案。共用电极与像素电极电性绝缘， 且共用电极包括多个第一层共用电极图案以及多个第二层共用电极图案。每一第一层像素 电极图案与对应的第二层共用电极图案之间具有边缘电场（fringe field)，且每一第一层 共用电极图案与对应的第二层像素电极图案之间具有边缘电场。每一第二层像素电极图案 与邻近的第二层共用电极图案之间具有水平电场。
[0006] 上述的像素结构，其中该每一第一层像素电极图案与该至少两个对应的第二层共 用电极图案之间形成该边缘电场，且该每一第一层共用电极图案与该至少两个对应的第二 层像素电极图案之间形成该边缘电场。
[0007] 上述的像素结构，其中该每一第一层像素电极图案与该至少两个对应的第二层共 用电极图案构成一第一组边缘电场电极组，该每一第一层共用电极图案与该至少两个对应 的第二层像素电极图案构成一第二组边缘电场电极组，且该第一组边缘电场电极组与该第 二组边缘电场电极组之间形成该水平电场。
[0008] 上述的像素结构，其中：该每一第一层像素电极图案以及该每一第一层共用电极 图案的线宽分别大于0且小于等于30 μ m，该每一第二层像素电极图案与该每一第二层共 用电极图案的线宽分别是大于〇且小于等于10 μ m，该每一第二层像素电极图案与邻近的 该第二层共用电极图案之间的距离是大于〇且小于等于30 μ m，该每一第二层像素电极图 案与邻近的该第二层像素电极图案之间的距离是大于0且小于等于20 μ m，且该每一第二 层共用电极图案与邻近的该第二层共用电极图案之间的距离是大于〇且小于等于20 μ m。
[0009] 上述的像素结构，其中该像素电极更包括一像素电极连接结构，该些第二层像素 电极图案以及该些第一层像素电极图案与该像素电极连接结构电性连接，且该主动元件与 该像素电极连接结构电性连接。
[0010] 上述的像素结构，其中该像素电极连接结构包括：一第一层连接部，连接该些第一 层像素电极图案；一第二层连接部，连接该些第二层像素电极图案；一第一接触窗，将该主 动元件与该第一层连接部电性连接在一起；以及一第二接触窗，将该第二层连接部与该第 一层连接部电性连接在一起。
[0011] 上述的像素结构，其中该共用电极更包括一共用电极连接结构，该些第二层共用 电极图案以及该些第一层共用电极图案与该共用电极连接结构电性连接，且该共用电极连 接结构与一共用电极线电性连接。
[0012] 上述的像素结构，其中该共用电极连接结构包括：一第一层连接部，连接该些第一 层共用电极图案，且该第一层连接部与该共用电极线电性接触；一第二层连接部，连接该些 第二层共用电极图案；一接触窗，将该第二层连接部与该第一层连接部电性连接在一起。
[0013] 上述的像素结构，其中该些第一层像素电极图案以及该些第二层像素电极图案与 该数据线平行，且该些第一层共用电极图案以及该些第二层共用电极图案与该数据线平 行。本发明的另一像素结构包括扫描线以及数据线、主动元件、像素电极以及共用电极。主 动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接，其中像素电极包括 多个第一层像素电极图案以及多个第二层像素电极图案。共用电极与像素电极电性绝缘， 且共用电极包括多个共用电极图案。每一第一层像素电极图案与对应的共用电极图案之间 具有边缘电场。每一第二层像素电极图案与邻近的共用电极图案之间具有水平电场。
[0014] 上述的像素结构，其中该每一第一层像素电极图案与该至少两个对应的共用电极 图案之间形成该边缘电场。
[0015] 上述的像素结构，其中该每一第一层像素电极图案与该至少两个对应的共用电极 图案构成一组边缘电场电极组，且该组边缘电场电极组与邻近的该第二层像素电极图案之 间形成该水平电场。
[0016] 上述的像素结构，其中：每一第一层像素电极图案的线宽是大于0且小于等于 30 μ m，每一第二层像素电极图案与每一共用电极图案的线宽分别是大于0且小于等于 10 μ m，每一第二层像素电极图案与邻近的共用电极图案之间的距离是大于0且小于等 于30 μ m，且每一共用电极图案与邻近的共用电极图案之间的距离是大于0且小于等于 20 μ m〇
[0017] 上述的像素结构，其中该像素电极更包括一像素电极连接结构，该些第二层像素 电极以及该些第一层像素电极与该像素电极连接结构电性连接，且该主动元件与该像素电 极连接结构电性连接。
[0018] 上述的像素结构，其中该像素电极连接结构包括：一第二层连接部，连接该些第二 层像素电极图案；一第一层连接部，连接该些第一层像素电极图案；一第一接触窗，将该主 动元件与该第一层连接部电性连接在一起；以及一第二接触窗，将该第二层连接部与该第 一层连接部电性连接在一起。
[0019] 上述的像素结构，其中该共用电极更包括一共用电极连接结构，该些共用电极图 案与该共用电极连接结构电性连接，且该共用电极连接结构与一共用电极线电性连接。
[0020] 上述的像素结构，其中该些第一层像素电极图案以及该些第二层像素电极图案与 该数据线平行，且该些共用电极图案与该数据线平行。
[0021] 基于上述，每一像素电极图案与对应的不同膜层的共用电极图案之间可具有边缘 电场。此外，每一像素电极图案与邻近的同一膜层的共用电极图案之间还可具有水平电场。 因此，根据本发明的实施例，可在同一像素结构中同时具有水平电场与边缘电场的液晶驱 动模式，如此一来，在不增加工艺成本的前提下，可改善FFS技术在大尺寸时储存电容过大 的问题，并可改善IPS技术的液晶效率较FFS低以及操作电压较FFS高等问题。
[0022] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图 作详细说明如下。

【专利附图】

【附图说明】
[0023] 图1是根据本发明的一实施例的显示面板的剖面示意图；
[0024] 图2是根据本发明的第一实施例的像素结构的俯视图；
[0025] 图3A是图2的像素结构沿线A-A'的剖面示意图；
[0026] 图3B是图3A的像素结构所形成的电场的剖面示意图；
[0027] 图4是图2的像素结构沿线B-B'的剖面示意图；
[0028] 图5是图2的像素结构沿线D-D'的剖面示意图；
[0029] 图6是根据本发明的第二实施例的像素结构的俯视图；
[0030] 图7A是图6的像素结构沿线E-E'的剖面示意图；
[0031] 图7B是图7A的像素结构所形成的电场的剖面示意图；
[0032] 图8是图6之的画素像素结构沿线F-F'的剖面示意图。
[0033] 图9是图6之的画素像素结构沿线G-G'的剖面示意图。
[0034] 图10是根据本发明之的第三实施例的画素像素结构的上视俯视图。
[0035] 图11A是图10之的画素像素结构沿线H-H'的剖面示意图。
[0036] 图11B是图11A之的画素像素结构所形成之的电场的剖面示意图。
[0037] 图12是图10之的画素像素结构沿线1-1'的剖面示意图。
[0038] 图13是图10之的画素像素结构沿线J-J'的剖面示意图。
[0039] 图14是根据本发明之的第四实施例的画素像素结构的上视俯视图。
[0040] 图15A是图14之的画素像素结构沿线Κ-Γ的剖面示意图。
[0041] 图15B是图15A的像素结构所形成的电场的剖面示意图。
[0042] 图16是图14的像素结构沿线L-L'的剖面示意图。
[0043] 图17是图14的像素结构沿线M-M'的剖面示意图。
[0044] 图18是根据本发明的第五实施例的像素结构的俯视图。
[0045] 其中，附图标记：
[0046] 10、20、30、40、50 :像素结构
[0047] 100 :第一基板
[0048] 110:像素电极连接结构
[0049] 112、132、212、232 :第一层连接部
[0050] 114、134、214、234 :第二层连接部
[0051] 110、210 :像素电极连接结构
[0052] 116、118、136、216、218 :接触窗
[0053] 130、230 :共用电极连接结构
[0054] 136 :接触窗
[0055] 142、144:绝缘层
[0056] 150 :显示介质
[0057] 180:导电层
[0058] 200 :第二基板
[0059] 1000 :显示面板
[0060] A-A，、B-B，、D-D，、E-E，、F-F，、G-G，、H-H，、Ι-Γ、J-J，、K-K，、L-L，、M-M，：线
[0061] C、CE:共用电极
[0062] C1、C2、C3、C4、CE1、CE2、CE3 :共用电极图案
[0063] CL:共用电极线
[0064] DL :数据线
[0065] ES、ES1、ES2、ES11、ES22 :边缘电场电极组
[0066] FE1、FE2:边缘电场
[0067] HE、HE1、HE2 :水平电场
[0068] LP1、LP2、LP3、LP4、LPE1、LPE2、LPE3、LC1、LC2、LC3、LC4、LCE1、LCE2、LCE3 :线宽
[0069] P、PE:像素电极
[0070] P1、P2、P3、P4、PE1、PE2、PE3 :像素电极图案
[0071] PX:像素阵列层
[0072] SL :扫描线
[0073] SP、SP1、SP2、SPE、SC、SCI、SC2、SCE、SH、SHI、SH2、SHE :距离
[0074] T :主动元件

【具体实施方式】
[0075] 图1是根据本发明的一实施例的显示面板的剖面示意图。请参照图1，本发明的显 示面板1000具有第一基板100、第二基板200、显示介质150以及像素阵列层PX。在本发明 中，显示面板1000为液晶显示面板。
[0076] 第一基板100的材质可为玻璃、石英、有机聚合物、金属或其类似材质。第一基板 100上包括配置有像素阵列层PX，上述像素阵列层PX由多个像素结构10构成。
[0077] 第二基板200位于第一基板100的对向。第二基板200的材质可为玻璃、石英、有 机聚合物或其类似材质，然本发明不限于此。
[0078] 显示介质150位于第一基板100上的像素阵列层PX与第二基板200之间。显示 介质150包括多个液晶分子（未绘示）。液晶分子可以是正型液晶分子或负型液晶分子。
[0079] 像素阵列层PX位于第一基板100上，且像素阵列层PX上方覆盖有显示介质150。 像素阵列层PX由多个像素结构10构成。在下文中，将参照附图详细地描述本发明一些实 施例的像素结构。为了清楚地说明本发明的实施例，以下附图仅绘示出像素阵列层PX的其 中一个像素结构。
[0080] 图2是根据本发明之的第一实施例的画素像素结构的上视俯视图。请参照图2,图 2所示之的画素像素结构10包括扫描线SL、资料数据线DL、共用电极线CL、主动元件T、画 素像素电极P以及共用电极C。
[0081] 如图2所示，扫描线SL与资料数据线DL的延伸方向不相同，较佳的是扫描线SL 的延伸方向与资料数据线DL的延伸方向垂直。此外，扫描线SL与资料数据线DL是位于不 相同的膜层，而扫描线SL与共用电极线CL是位于相同的膜层。扫描线SL与资料数据线DL 之间夹有绝缘层（未绘示）。扫描线SL与资料数数据线DL之间夹有绝缘层（未绘示）。扫 描线SL与数据线DL主要用来提供驱动电压给像素电极P，并传递驱动此像素结构10的驱 动信号。共用电极线CL主要用来提供共用电压给共用电极C。扫描线SL、共用电极线CL 与数据线DL -般是使用金属材料。然本发明不限于此，根据其他实施例，扫描线SL、共用电 极线CL与数据线DL也可使用其他导电材料，其包括合金、金属材料的氧化物、金属材料的 氮化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆迭层，然本发明不限于此。
[0082] 像素电极P以及共用电极C的材质例如是透明导电层，其包括金属氧化物，例如是 铟锡氧化物（indium-tin-oxide，ΙΤ0)、铟锌氧化物（indium zinc oxide, ΙΖ0)、错锡氧化 物（aluminum tin oxide，ΑΤΟ)、错锋氧化物（aluminum zinc oxide，ΑΖ0)、铟错锋氧化物 (indium gallium zinc oxide, IGZ0)、或其它合适的氧化物、或者是上述至少二者的堆迭 层，然本发明不限于此。
[0083] 如图2所示，主动元件T与扫描线SL以及数据线DL电性连接。在此，主动元件T 例如是薄膜晶体管，其包括栅极、通道层、漏极以及源极。在主动元件T的栅极上方更覆盖 有绝缘层（未绘示），其又称作栅绝缘层（gate insulating layer, GI),且此绝缘层使扫描 线SL以及数据线DL电性绝缘。绝缘层的材料例如是包括无机材料、有机材料或上述的组 合。无机材料例如是包括氧化硅（SiO)、氮化硅（SiN)、氮氧化硅（SiON)或上述至少二种材 料的堆迭层，然本发明不限于此。
[0084] 图3A是图2的像素结构沿线A-A'的剖面示意图。请同时参照图2与图3A，像素 结构10的共用电极C与像素电极P电性绝缘。在本实施例中，像素电极P包括多个像素电 极图案？1、？2、？3。如图3八所示，像素电极图案？1直接配置于第一基板100上。在本实施 例中，将像素电极图案P1所处的膜层定义为第一层，并将像素电极图案P2、P3所处的膜层 定义为第二层。像素电极图案P2、P3与像素电极图案P1之间依序配置有绝缘层142、144。 在本实施例中，像素结构10的共用电极C包括多个共用电极图案C1、C2、C3。如图3A所示， 共用电极图案C1、C2与上述画素像素电极图案P2、P3同样位于第二层，而共用电极图案C3 与上述画素像素电极图案P1同样位于第一层。在本实施例中，第一层画素像素电极图案P1 与两个第二层共用电极图案C1、C2构成第一组边缘电场电极组ESI。第一层共用电极图案 C3与两个第二层画素像素电极图案P2、P3构成第二组边缘电场电极组ES2。然本发明不限 于此，在其他实施例中，第一组边缘ES2。然本发明不限于此，在其他实施例中，第一组边缘 电场电极组ESI亦可以由像素电极图案P1与更多个第二层共用电极图案C1、C2所构成，同 样地，第二组边缘电场电极组ES2亦可以由共用电极图案C3与更多个第二层像素电极图案 P2、P3所构成。
[0085] 请参照图3A，位于第一层的像素电极图案P1的线宽为LP1，而位于第一层的共用 电极图案C3的线宽为LC3。在本实施例中，线宽LP1与线宽LC3分别例如大于0且小于等 于30μπι。此外，位于第二层的像素电极图案P2、P3的线宽为LP2、LP3,而位于第二层的共 用电极图案Cl、C2的线宽为LC1、LC2。在本实施例中，线宽LP2、LP3与线宽LC1、LC2分别 例如大于〇且小于等于10 μ m。像素电极图案P2与邻近的像素电极图案P3之间具有距离 SP，且共用电极图案C1与邻近的共用电极图案C2之间具有距离SC。在本实施例中，上述距 离SP与距离SC例如分别大于0且小于等于20 μ m。此外，同样位于第二层的像素电极图案 P2与邻近的共用电极图案C2之间的距离为SH。在本实施例中，距离SH例如大于0且小于 等于30 μ m。
[0086] 图3B是图3A的像素结构所形成的电场的示意图。请参照图3B，在本实施例的像 素结构10中，可于第一层像素电极图案P1与对应的第二层共用电极图案Cl、C2之间形成 边缘电场FE1。同样地，在第一层共用电极图案C3与对应的第二层像素电极图案P2、P3之 间形成边缘电场FE2。值得一提的是，在第二层像素电极图案P2与邻近的第二层共用电极 图案C2之间还可形成水平电场HE。换言之，水平电场HE可形成于上述第一组边缘电场电 极组ESI与第二组边缘电场电极组ES2之间。也就是说，在本实施例的像素结构10中，除 了可形成多个边缘电场FE1、FE2外，还可在同一个像素结构10中形成多个水平电场HE(为 了方便说明，图3B仅绘示一个水平电场HE)。
[0087] 特别的是，在本实施例中，将第一层电极图案与第二层电极图案以1 :2的数量比 例来设计，可于同一个像素结构10中形成数量比例为1 :1的边缘电场FE1 (或FE2)与水平 电场HE，且水平电场HE可形成于靠近液晶分子的第二层电极层附近，然本发明不限于此。 在其他实施例中，可改变第一层电极图案与第二层电极图案的数量比例，来调整边缘电场 FE1 (或FE2)与水平电场HE的数量比例与形成位置。举例而言，可将第一层电极图案与第 二层电极图案设计成2 :1的数量比例，如此则可形成数量比例为1 :1的边缘电场FE1 (或 FE2)与水平电场HE，且水平电场HE可形成于远离液晶分子的第一层电极层附近。如此一 来，在不增加工艺成本的前提下，由本实施例的像素结构10所构成的显示面板1000可具有 低的驱动电压以及良好的液晶效率与开口率。
[0088] 图4是图2的像素结构沿线B-B'的剖面示意图。请同时参照图2与图4,在本实 施例中，像素电极P更包括像素电极连接结构110,然本发明不限于此。像素电极连接结构 110包括第一层连接部112、第二层连接部114、第一接触窗116以及第二接触窗118。如图 2所示，第一层连接部112连接第一层像素电极图案P1，而第二层连接部114连接第二层像 素电极图案P2、P3。像素电极P与主动元件T电性连接。在本实施例中，第二层像素电极 图案P2、P3以及第一层像素电极图案P1与像素电极连接结构110电性连接，且主动元件 T与像素电极连接结构110电性连接。更详细而言，请参照图4,第一接触窗116将导电层 180 (导电层180亦即主动元件T的漏极）与第二层连接部114电性连接在一起，而第二接 触窗118将第一层连接部112与第二层连接部114电性连接在一起。
[0089] 图5是图2的像素结构沿线D-D'的剖面示意图。请同时参照图2与图5,在本实 施例中，共用电极C更包括共用电极连接结构130,然本发明不限于此。共用电极连接结构 130包括第一层连接部132、第二层连接部134以及接触窗136。在本实施例中，第二层共用 电极图案C1、C2以及第一层共用电极图案C3与共用电极连接结构130电性连接，且共用电 极连接结构130与共用电极线CL电性连接。如图2所示，第一层连接部132连接第一层共 用电极图案C3,而第二层连接部134连接第二层共用电极图案Cl、C2。
[0090] 在本实施例中，如图5所示，第一层连接部132与共用电极线CL直接接触，然本发 明不限于此。在其他实施例中，第一层连接部132与共用电极线CL之间可配置有绝缘层， 且第一层连接部132与共用电极线CL透过开孔而彼此电性连接。此外，第二层连接部134 与第一层连接部132之间配置有绝缘层142、144。第二层连接部134与第一层连接部132 透过接触窗136彼此电性连接。绝缘层142、144的材料例如是包括无机材料、有机材料或 上述的组合。无机材料例如是包括氧化硅（SiO)、氮化硅（SiN)、氮氧化硅（SiON)或上述至 少二种材料的堆迭层，然本发明不限于此。
[0091] 在本实施例中，如图2所示，像素电极图案PI、P2、P3与共用电极图案Cl、C2、C3 为直线型电极图案。然本发明不限于此，在其他实施例中，像素电极图案P1、P2、P3与共用 电极图案Cl、C2、C3亦可为其他形状或图案。此外，在本实施例中，像素电极图案P1、P2、P3 与共用电极图案Cl、C2、C3分别与数据线DL平行，然本发明不限于此。
[0092] 图6是根据本发明的第二实施例的像素结构的俯视图。请参照图6,图6所示的像 素结构20包括扫描线SL、数据线DL、共用电极线CL、主动元件T、像素电极P以及共用电极 C。图6的像素结构20与图2的像素结构10的相同或相似的元件以相同或相似的符号表 示，且不再重复说明。
[0093] 图7A是图6的像素结构沿线E-E'的剖面示意图。请同时参照图6与图7A，像素 结构20与图2的像素结构10的差异在于像素电极P与共用电极C的图案数量与配置方式。 详细来说，像素结构20的像素电极P包括多个像素电极图案P1、P2、P3、P4。如图7A所示， 像素电极图案P1直接配置于第一基板100上。类似地，在本实施例中，将像素电极图案P1 所处的膜层定义为第一层，并将像素电极图案P2、P3、P4所处的膜层定义为第二层。像素电 极图案P2、P3、P4与像素电极图案P1之间依序配置有绝缘层142、144。在本实施例中，像 素结构10的共用电极C包括多个共用电极图案C1、C2、C3、C4。如图7A所示，共用电极图 案Cl、C2、C3与上述像素电极图案P2、P3、P4同样位于第二层，而共用电极图案C4与上述 像素电极图案P1同样位于第一层。特别的是，在本实施例中，第一层像素电极图案P1与三 个第二层共用电极图案C1、C2、C3构成第一组边缘电场电极组ESI。共用电极图案C4与三 个像素电极图案P2、P3、P4构成第二组边缘电场电极组ES2。
[0094] 请参照图7A，位于第一层的像素电极图案P1的线宽为LP1，而位于第一层的共用 电极图案C4的线宽为LC4。在本实施例中，线宽LP1与线宽LC4分别例如大于0且小于等 于50 μ m。此外，位于第二层的像素电极图案P2、P3、P4的线宽为LP2、LP3、LP4,而位于第 二层的共用电极图案C1、C2、C3的线宽为LC1、LC2、LC3。在本实施例中，线宽LP2、LP3、LP4 与线宽LC1、LC2、LC3分别例如大于0且小于等于10 μ m。像素电极图案P3分别与邻近的 像素电极图案P2、P4之间具有距离SP1、SP2,且共用电极图案C2分别与邻近的共用电极图 案C1、C3之间具有距离SC1、SC2。在本实施例中，上述距离SP1、SP2与距离SC1、SC2例如 分别大于0且小于等于20 μ m。此外，同样位于第二层的像素电极图案P2与邻近的共用电 极图案C2之间的距离为SH。在本实施例中，距离SH例如大于0且小于等于30 μ m。
[0095] 图7B是图7A的像素结构所形成的电场的剖面示意图。请参照图7B，在本实施例 的像素结构20中，可于第一层像素电极图案P1与对应的第二层共用电极图案C1、C2、C3之 间形成两个边缘电场FE1。同样地，在第一层共用电极图案C4与对应的第二层像素电极图 案P2、P3、P4之间亦可形成两个边缘电场FE2。值得一提的是，在第二层像素电极图案P2 与邻近的第二层共用电极图案C3之间（即第一组边缘电场电极组ESI与第二组边缘电场 电极组ES2之间）还可形成水平电场HE。
[0096] 相较于像素电极10而言，在本实施例中，将像素电极20的第一层电极图案与第二 层电极图案以1 :3的数量比例来设计，如此可于同一个像素结构20中形成数量比例为2 : 1的边缘电场FE1 (或FE2)与水平电场HE，且水平电场HE可形成于靠近液晶分子的第二层 电极层附近，然本发明不限于此。在其他实施例中，可改变第一层电极图案与第二层电极图 案的数量比例，来调整边缘电场FE1(或FE2)与水平电场HE的数量比例与形成位置。举例 而言，可将第一层电极图案与第二层电极图案设计成3:1的数量比例，如此则可形成数量 比例为2 :1的边缘电场FE1 (或FE2)与水平电场HE，且水平电场HE可形成于远离液晶分 子的第一层电极层附近。如此一来，在不增加工艺成本的前提下，由本实施例的像素结构20 所构成的显示面板1000可具有低的驱动电压以及良好的液晶效率与开口率。
[0097] 图8是图6的像素结构沿线F-F'的剖面示意图。图8与图4类似，故相同或类似 的元件以相同或类似的符号表示，且不再重复说明。在本实施例中，像素结构20的像素电 极P更包括像素电极连接结构110。类似地，像素电极连接结构110包括第一层连接部112、 第二层连接部114、第一接触窗116以及第二接触窗118。如图6所示，第一层连接部112 连接第一层像素电极图案P1，而第二层连接部114连接第二层像素电极图案P2、P3、P4。像 素电极P与主动元件T电性连接。在本实施例中，第二层像素电极图案P2、P3、P4以及第一 层像素电极图案P1与像素电极连接结构110电性连接，且主动元件T与像素电极连接结构 110电性连接。
[0098] 图9是图6的像素结构沿线G-G'的剖面示意图。图9与图5类似，故相同或类似 的元件以相同或类似的符号表示，且不再重复说明。在本实施例中，共用电极C更包括共用 电极连接结构130。共用电极连接结构130包括第一层连接部132、第二层连接部134以及 接触窗136。在本实施例中，第二层共用电极图案Cl、C2、C3以及第一层共用电极图案C4 与共用电极连接结构130电性连接，且共用电极连接结构130与共用电极线CL电性连接。 如图2所示，第一层连接部132连接第一层共用电极图案C3,而第二层连接部134连接第二 层共用电极图案C1、C2、C3。
[0099] 图10是根据本发明的第三实施例的像素结构的俯视图。请参照图10,图10所示 的像素结构30包括扫描线SL、数据线DL、共用电极线CL、主动元件T、像素电极P以及共用 电极C。图10的像素结构30与图2的像素结构10的相同或相似的元件以相同或相似的符 号表示，且不再重复说明。
[0100] 图11A是图10的像素结构沿线H-H'的剖面示意图。请同时参照图10与图11A， 像素结构30与图2的像素结构10的差异在于像素电极P与共用电极C的图案数量与配置 方式。详细来说，像素结构30的像素电极P包括多个第一层像素电极图案P1与第二层像 素电极图案P2。如图11A所示，第一层像素电极图案P1直接配置于第一基板100上。类似 地，第二层像素电极图案P2与像素电极图案P1之间依序配置有绝缘层142、144。特别的 是，在本实施例中，像素结构30的共用电极C包括多个位于同一膜层的共用电极图案C1、 C2。如图11A所示，共用电极图案C1、C2与第二层像素电极图案P2位于同一膜层。类似 地，在本实施例中，第一层像素电极图案P1与两个位于第二层的共用电极图案C1、C2构成 一组边缘电场电极组ES。
[0101] 请参照图11A，第一层像素电极图案P1的线宽为LP1。在本实施例中，线宽LP1例 如大于0且小于等于30 μ m。此外，第二层像素电极图案P2的线宽为LP2,而位于第二层的 共用电极图案C1、C2的线宽为LC1、LC2。在本实施例中，线宽LP2与线宽LC1、LC2分别例 如大于0且小于等于10 μ m。此外，第二层像素电极图案P2分别与邻近的第二层共用电极 图案Cl、C2之间具有距离SHI、SH2。在本实施例中，距离SHI、SH2例如大于0且小于等于 30 μ m。共用电极图案C1与邻近的共用电极图案C2之间具有距离SC。在本实施例中，距离 SC例如大于0且小于等于20 μ m。
[0102] 图11B是图11A的像素结构所形成的电场的剖面示意图。请参照图11B，在本实施 例的像素结构30中，可于第一层像素电极图案P1与对应的第二层共用电极图案Cl、C2之 间形成边缘电场FE。特别的是，在上述边缘电场电极组ES与其两侧的第二层像素电极图案 P2之间（即第二层像素电极图案P2分别与共用电极图案C1、C2之间）还可分别形成两个 水平电场HE1、HE2。
[0103] 相较于像素电极10而言，在本实施例中，将共用电极图案C1、C2仅设计于第二层， 可于同一个像素结构30中形成数量比例为1 :2的边缘电场FE与水平电场HE1、HE2,且水平 电场HE1、HE2是形成于靠近液晶分子的第二层电极层附近，然本发明不限于此。在其他实 施例中，可将共用电极图案Cl、C2仅设计于第一层电极层上，如此一来，水平电场HE1、HE2 可形成于远离液晶分子的第一层电极层附近。如此一来，在不增加工艺成本的前提下，由本 实施例的像素结构30所构成的显示面板1000可具有低的驱动电压以及良好的液晶效率与 开口率。
[0104] 图12是图10的像素结构沿线1-1'的剖面示意图。图12与图4类似，故相同或 类似的元件以相同或类似的符号表示，且不再重复说明。在本实施例中，像素结构30的像 素电极P更包括像素电极连接结构110。类似地，像素电极连接结构110包括第一层连接部 112、第二层连接部114、第一接触窗116以及第二接触窗118。如图12所示，第一层连接部 112连接第一层像素电极图案P1，而第二层连接部114连接第二层像素电极图案P2。像素 电极P与主动元件T电性连接。在本实施例中，第二层像素电极图案P2以及第一层像素电 极图案P1与像素电极连接结构110电性连接，且主动元件T与像素电极连接结构110电性 连接。
[0105] 图13是图10的像素结构沿线J-J'的剖面示意图。图13与图5类似，故相同或 类似的元件以相同或类似的符号表示，且不再重复说明。在本实施例中，共用电极C更包括 共用电极连接结构130。共用电极连接结构130包括第一层连接部132、第二层连接部134 以及接触窗136。在本实施例中，共用电极图案C1、C2与共用电极连接结构130电性连接。 如图13所示，第二层连接部134透过接触窗136与共用电极线CL电性连接。
[0106] 图14是根据本发明的第四实施例的像素结构的俯视图。请参照图14,图14所示 的像素结构40包括扫描线SL、数据线DL、共用电极线CL、主动元件T、像素电极PE以及共 用电极CE。图14的像素结构40与图2的像素结构10的相同或相似的元件以相同或相似 的符号表示，且不再重复说明。请同时参照图2与图14,像素结构40与图2的像素结构10 的主要差异在于像素电极PE与共用电极CE的电极图案配置。在本实施例中，像素结构40 的像素电极PE与共用电极CE的电极图案配置为二字型，且像素电极图案PE1、TO2、PE3与 共用电极图案CE1、CE2、CE3皆不与数据线DL平行。然本发明不限于此，在其他实施例中， 像素结构还可具有其他电极图案配置。
[0107] 图15A是图14的像素结构沿线Κ-Γ的剖面示意图。请同时参照图14与图15A， 像素结构40的像素电极PE包括多个第一层像素电极图案PE1与第二层像素电极图案PE2、 PE3。如图15A所示，第一层像素电极图案PE1直接配置于第一基板100上。类似地，第二 层像素电极图案PE2、PE3与像素电极图案P1之间依序配置有绝缘层142、144。在本实施例 中，像素结构40的共用电极CE包括多个共用电极图案CE1、CE2、CE3。如图15A所示，共用 电极图案CE1、CE2与上述像素电极图案PE2、PE3同样位于第二层，而共用电极图案CE3与 上述像素电极图案PE1同样位于第一层。类似地，在本实施例中，第一层像素电极图案PE1 与两个第二层共用电极图案CE1、CE2构成第一组边缘电场电极组ESI 1。第一层共用电极 图案CE3与两个第二层像素电极图案PE2、PE3构成第二组边缘电场电极组ES22。然本发 明不限于此，在其他实施例中，第一组边缘电场电极组ES11亦可以由像素电极图案PE1与 更多个第二层共用电极图案CE1、CE2构成，同样地，第二组边缘电场电极组ES22亦可以由 共用电极图案CE3与更多个第二层像素电极图案PE2、PE3构成。
[0108] 请参照图15A，第一层像素电极图案PE1的线宽为LPE1，而第一层共用电极图案 CE3的线宽为LCE3。在本实施例中，线宽LPE1与线宽LCE3分别例如大于0且小于等于 30μπι。此外，第二层像素电极图案PE2、PE3的线宽为LPE2、LPE3,而第二层共用电极图案 CE1、CE2的线宽为LCE1、LCE2。在本实施例中，线宽LPE2、LPE3与线宽LCE1、LCE2分别例 如大于0且小于等于10 μ m。第二层像素电极图案ΡΕ2与邻近的第二层像素电极图案Ρ3之 间具有距离SPE，且第二层共用电极图案CE1与邻近的第二层共用电极图案CE2之间具有 距离SCE。在本实施例中，上述距离SPE与距离SCE例如分别大于0且小于等于20 μ m。此 夕卜，第二层像素电极图案PE2与邻近的第二层共用电极图案CE2之间的距离为SHE。在本实 施例中，距离SHE例如大于0且小于等于30 μ m。
[0109] 图15B是图15A的像素结构所形成的电场的剖面示意图。请参照图15B，在本实施 例的像素结构40中，可于第一层像素电极图案PE1与对应的第二层共用电极图案CE1、CE2 之间形成边缘电场FE1。同样地，在第一层共用电极图案CE3与对应的第二层像素电极图案 PE2、PE3之间亦可形成边缘电场FE2。值得一提的是，在第二层像素电极图案PE2与邻近的 第二层共用电极图案CE2之间还可形成水平电场HE。换言之，水平电场HE可形成于上述第 一组边缘电场电极组ES11与第二组边缘电场电极组ES22之间。也就是说，在本实施例的 像素结构40中，除了可形成多个边缘电场FE1、FE2外，还可在同一个像素结构40中形成多 个水平电场HE (为了方便说明，图15B仅绘示一个水平电场HE)。
[0110] 特别的是，在本实施例中，将第一层电极图案与第二层电极图案以1 :2的数量比 例来设计，可于同一个像素结构40中形成数量比例为1 :1的边缘电场FE1 (或FE2)与水平 电场HE，且水平电场HE可形成于靠近液晶分子的第二层电极层附近，然本发明不限于此。 在其他实施例中，可改变第一层电极图案与第二层电极图案的数量比例，来调整边缘电场 FE1 (或FE2)与水平电场HE的数量比例与形成位置。举例而言，可将第一层电极图案与第 二层电极图案设计成2 :1的数量比例，如此则可形成数量比例为1 :1的边缘电场FE1(或 FE2)与水平电场HE，且水平电场HE可形成于远离液晶分子的第一层电极层附近。如此一 来，在不增加工艺成本的前提下，由本实施例的像素结构40所构成的显示面板1000可具有 低的驱动电压以及良好的液晶效率与开口率。
[0111] 图16是图14的像素结构沿线L-L'的剖面示意图。请同时参照图14与图16,在 本实施例中，像素电极PE更包括像素电极连接结构210。像素电极连接结构210包括第一 层连接部212、第二层连接部214、第一接触窗216以及第二接触窗218。像素电极连接结 构210与上述实施例的像素结构的像素电极连接结构110类似，因此相同或相似的元件以 相同或相似的符号表示，且不再重复说明。请参照图16,第一接触窗216将位于导电层180 的主动元件T (未绘示）与第一层连接部212电性连接在一起，而第二接触窗218将第二层 连接部214与第一层连接部212电性连接在一起。
[0112] 图17是图14的像素结构沿线M-M'的剖面示意图。请同时参照图14与图17,在 本实施例中，共用电极CE更包括共用电极连接结构230。共用电极连接结构230包括第一 层连接部232、第二层连接部234以及接触窗236。共用电极连接结构230与上述实施例 的像素结构的共用电极连接结构130类似，因此相同或相似的元件以相同或相似的符号表 示，且不再重复说明。如图17所示，第二层连接部234与第一层连接部232之间配置有绝 缘层142、144。第二层连接部234与第一层连接部232透过接触窗236彼此电性连接。
[0113] 图18是根据本发明的第五实施例的像素结构的俯视图。请参照图18,图18所示 的像素结构50包括扫描线SL、数据线DL、共用电极线CL、主动元件T、像素电极P以及共用 电极C。图18的像素结构50与图2的像素结构10的相同或相似的元件以相同或相似的符 号表示，且不再重复说明。请同时参照图2与图18,像素结构50与图2的像素结构10的主 要差异在于电极图案的形状。相较于像素结构10的像素电极图案P1、P2、P3与共用电极图 案C1、C2、C3为直线型电极图案，在本实施例中，像素结构50的像素电极图案P1、P2、P3与 共用电极图案C1、C2、C3为《字型电极图案。
[0114] 综上所述，基于上述，本发明的像素结构的像素电极包括多个第一层像素电极图 案与多个第二层像素电极图案。此外，本发明的像素结构的共用电极也包括多个共用电极 图案，这些共用电极图案可位于同一膜层或不同膜层。每一像素电极图案与对应的不同膜 层的共用电极图案之间可具有边缘电场。此外，每一像素电极图案与邻近的同一膜层的共 用电极图案之间还可具有水平电场。因此，根据本发明的实施例，可在同一像素结构中同时 具有水平电场与边缘电场的液晶驱动模式，如此一来，在不增加工艺成本的前提下，可改善 FFS技术在大尺寸时储存电容过大的问题，并可改善IPS技术的液晶效率较FFS低、操作电 压较FFS高且需要额外空间设计储存电容等问题。
[0115] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人 员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视 权利要求书为准。
【权利要求】
1. 一种像素结构，其特征在于，包括： 一扫描线以及一数据线； 一主动元件，与该扫描线以及该数据线电性连接； 一像素电极，与该主动元件电性连接，其中该像素电极包括多个第一层像素电极图案 以及多个第二层像素电极图案；以及 一共用电极，与该像素电极电性绝缘，该共用电极包括多个第一层共用电极图案以及 多个第二层共用电极图案，其中 每一第一层像素电极图案与对应的第二层共用电极图案之间具有一边缘电场，且每一 第一层共用电极图案与对应的第二层像素电极图案之间具有该边缘电场，且 每一第二层像素电极图案与邻近的第二层共用电极图案之间具有一水平电场。
2. 如权利要求1所述的像素结构，其特征在于，其中该每一第一层像素电极图案与该 至少两个对应的第二层共用电极图案之间形成该边缘电场，且该每一第一层共用电极图案 与该至少两个对应的第二层像素电极图案之间形成该边缘电场。
3. 如权利要求2所述的像素结构，其特征在于，其中该每一第一层像素电极图案与该 至少两个对应的第二层共用电极图案构成一第一组边缘电场电极组，该每一第一层共用电 极图案与该至少两个对应的第二层像素电极图案构成一第二组边缘电场电极组，且该第一 组边缘电场电极组与该第二组边缘电场电极组之间形成该水平电场。
4. 如权利要求1所述的像素结构，其特征在于，其中： 该每一第一层像素电极图案以及该每一第一层共用电极图案的线宽分别大于〇且小 于等于30 μ m，该每一第二层像素电极图案与该每一第二层共用电极图案的线宽分别是大 于0且小于等于10 μ m，该每一第二层像素电极图案与邻近的该第二层共用电极图案之间 的距离是大于〇且小于等于30 μ m，该每一第二层像素电极图案与邻近的该第二层像素电 极图案之间的距离是大于〇且小于等于20 μ m，且该每一第二层共用电极图案与邻近的该 第二层共用电极图案之间的距离是大于0且小于等于20 μ m。
5. 如权利要求1所述的像素结构，其特征在于，其中该像素电极更包括一像素电极连 接结构，该些第二层像素电极图案以及该些第一层像素电极图案与该像素电极连接结构电 性连接，且该主动元件与该像素电极连接结构电性连接。
6. 如权利要求5所述的像素结构，其特征在于，其中该像素电极连接结构包括： 一第一层连接部，连接该些第一层像素电极图案； 一第二层连接部，连接该些第二层像素电极图案； 一第一接触窗，将该主动元件与该第一层连接部电性连接在一起；以及 一第二接触窗，将该第二层连接部与该第一层连接部电性连接在一起。
7. 如权利要求1所述的像素结构，其特征在于，其中该共用电极更包括一共用电极连 接结构，该些第二层共用电极图案以及该些第一层共用电极图案与该共用电极连接结构电 性连接，且该共用电极连接结构与一共用电极线电性连接。
8. 如权利要求7所述的像素结构，其特征在于，其中该共用电极连接结构包括： 一第一层连接部，连接该些第一层共用电极图案，且该第一层连接部与该共用电极线 电性接触； 一第二层连接部，连接该些第二层共用电极图案； 一接触窗，将该第二层连接部与该第一层连接部电性连接在一起。
9. 如权利要求1所述的像素结构，其特征在于，其中该些第一层像素电极图案以及该 些第二层像素电极图案与该数据线平行，且该些第一层共用电极图案以及该些第二层共用 电极图案与该数据线平行。
10. -种像素结构，其特征在于，包括： 一扫描线以及一数据线； 一主动元件，与该扫描线以及该数据线电性连接； 一像素电极，与该主动元件电性连接，其中该像素电极包括多个第一层像素电极图案 以及多个第二层像素电极图案；以及 一共用电极，与该像素电极电性绝缘，该共用电极包括多个共用电极图案，其中 每一第一层像素电极图案与对应的共用电极图案之间具有一边缘电场，且 每一第二层像素电极图案与邻近的共用电极图案之间具有一水平电场。
11. 如权利要求10所述的像素结构，其特征在于，其中该每一第一层像素电极图案与 该至少两个对应的共用电极图案之间形成该边缘电场。
12. 如权利要求11所述的像素结构，其特征在于，其中该每一第一层像素电极图案与 该至少两个对应的共用电极图案构成一组边缘电场电极组，且该组边缘电场电极组与邻近 的该第二层像素电极图案之间形成该水平电场。
13. 如权利要求10所述的像素结构，其特征在于，其中： 每一第一层像素电极图案的线宽是大于0且小于等于30 μ m，每一第二层像素电极图 案与每一共用电极图案的线宽分别是大于〇且小于等于10 μ m，每一第二层像素电极图案 与邻近的共用电极图案之间的距离是大于0且小于等于30 μ m，且每一共用电极图案与邻 近的共用电极图案之间的距离是大于〇且小于等于20 μ m。
14. 如权利要求10所述的像素结构，其特征在于，其中该像素电极更包括一像素电极 连接结构，该些第二层像素电极以及该些第一层像素电极与该像素电极连接结构电性连 接,且该主动元件与该像素电极连接结构电性连接。
15. 如权利要求14所述的像素结构，其特征在于，其中该像素电极连接结构包括： 一第二层连接部，连接该些第二层像素电极图案； 一第一层连接部，连接该些第一层像素电极图案； 一第一接触窗，将该主动元件与该第一层连接部电性连接在一起；以及 一第二接触窗，将该第二层连接部与该第一层连接部电性连接在一起。
16. 如权利要求10所述的像素结构，其特征在于，其中该共用电极更包括一共用电极 连接结构，该些共用电极图案与该共用电极连接结构电性连接，且该共用电极连接结构与 一共用电极线电性连接。
17. 如权利要求10所述的像素结构，其特征在于，其中该些第一层像素电极图案以及 该些第二层像素电极图案与该数据线平行，且该些共用电极图案与该数据线平行。
【文档编号】G02F1/1343GK104155815SQ201410441764
【公开日】2014年11月19日 申请日期:2014年9月1日 优先权日:2014年9月1日
【发明者】黄俊儒, 廖培钧, 张哲嘉, 叶于菱 申请人:友达光电股份有限公司