一种共振隧穿铁电隧道结

1.本发明涉及半导体器件领域，特别涉及一种共振隧穿铁电隧道结。


背景技术：

2.随着大数据、人工智能等海量数据存储和高效数据处理的需求爆发，传统计算机中计算与存储分离带来的数据搬运导致了严重的功耗瓶颈以及算力瓶颈。基于非易失性存储器的存算一体化技术是打破上述瓶颈的重要途径。氧化铪基(hfo2)铁电隧道结，因其cmos工艺兼容性、易于实现三维交叉阵列结构等优势，是实现存算一体化的有效方式。然而，由于氧化铪基铁电薄膜的极化强度较小，氧化铪基铁电隧道结的开态电流低，严重限制了交叉阵列电路的读取速度以及阵列尺寸；与此同时，由于交叉阵列中存在串扰现象，氧化铪基铁电隧道结的开关隧穿电阻比值小，极易引起交叉阵列电路的读取错误。因此，从器件层面来说，如何提高氧化铪基铁电隧道结的开态电流和开关隧穿电阻比值的意义重大。
3.提高隧穿电阻比值的基本原则是增加器件上下电极的非对称性。常见的做法，一是采用非对称的势垒结构，即单势垒变为双势垒结构，例如，由金属层-铁电层-金属层(mfm)结构演变为金属层-铁电层-绝缘层-金属层(mfim)结构，尽管隧穿电阻比值提高，但是绝缘层的增加导致隧穿距离增加并且绝缘层常为二氧化硅等势垒高的材料，导致开态电流减小；另一种做法是采用非对称的电极结构，例如，一侧电极为金属，另一侧电极为半导体，由此产生了金属层-铁电层-半导体(mfs)结构以及金属层-铁电层-绝缘层-半导体(mfis)结构。另外，提高开态电流的方法是减小铁电层的厚度，但是也会导致隧穿电阻比值减小。可见，现有方法中铁电隧道结的开态电流和隧穿电阻比值存在本质上的优化冲突。而且，即使结合mfis结构以及超薄铁电层，氧化铪基铁电隧道结的开态电流以及隧穿电阻比值仍然难以满足应用于大规模交叉阵列电路的性能要求。
4.为此，提出本发明。


技术实现要素：

5.本发明的主要目的在于提供一种共振隧穿铁电隧道结，其具有非对称的三势垒结构，并且为势垒-势阱-势垒结构，从而引入了共振隧穿效应，有效地提高了开态电流，同时提高隧穿电阻比值，解决了现有技术中开态电流和隧穿电阻比值不能兼顾的问题。
6.为了实现以上目的，本发明提供了以下技术方案。
7.一种共振隧穿铁电隧道结，包括依次堆叠的：
8.下电极、第一铁电层、绝缘层、第二铁电层和上电极；
9.其中，所述第一铁电层和所述第二铁电层的厚度不同；所述绝缘层的势垒高度既低于所述第一铁电层的势垒高度，又低于所述第二铁电层的势垒高度。
10.以上铁电隧道结具有一种非对称的三势垒结构，并且为势垒-势阱-势垒结构。其中，势垒区采用两层厚度不同的铁电层，势阱区采用势垒更低的绝缘层，具备了发生共振隧穿的必要条件，从而引入共振隧穿效应，有效地提高了开态电流，同时提高隧穿电阻比值。
因此本发明实现了低功耗、多阻态、与cmos工艺兼容的氧化铪基共振隧穿铁电隧道结。
11.进一步地，所述第一铁电层的厚度大于所述第二铁电层的厚度，或者所述第二铁电层的厚度大于所述第一铁电层的厚度。
12.进一步地，所述第一铁电层和所述第二铁电层各自独立地采用钛酸钡(batio3)、氮化铝钪(alscn)、钛酸铅(pbtio3)、不掺杂的氧化铪(hfo2)、掺杂的氧化铪(hfo2)、batio3、alscn，所述掺杂优选包括硅(si)、铝(al)、锆(zr)、锶(sr)、镧(la)、钇(y)中至少一种掺杂元素。
13.进一步地，所述第一铁电层和所述第二铁电层采用相同或不同的材料。
14.进一步地，所述绝缘层采用以下中的至少一种：二氧化硅(sio2)、氧化铝(al2o3)、氮化硅(si3n4)、氧化镧(la2o3)、氧化钇(y2o3)、氧化钽(tao
x
)、氧化锆(zro2)、氧化锌(zno)、氧化稼(ga2o3)、氧化钛(tio2)、钛酸铅(pbtio3)、钛酸锶(srtro3)。
15.进一步地，所述绝缘层采用氧化钽，更优选ta2o5，所述第一铁电层和所述第二铁电层都采用hfo2。
16.进一步地，所述上电极和所述下电极各自独立地采用以下中的至少一种：铂(pt)及其合金、金(au)及其合金、银(ag)及其合金、铝(al)及其合金、铜(cu)及其合金、钨(w)及其合金、钴(co)及其合金、镍(ni)及其合金、钼(mo)及其合金、钌(ru)及其合金、氮化钛(tin)、氮化钽(tan)、n型以及p型重掺杂的硅(si)、锗(ge)、砷化镓(gaas)。
17.进一步地，所述上电极采用金属或金属合金，所述下电极采用半导体电极。
18.进一步地，所述上电极和所述下电极采用氮化钛。
19.进一步地，所述上电极和所述下电极的厚度各自独立地为30-500nm，所述绝缘层、所述第一铁电层和所述第二铁电层各自独立地为1-10nm。
20.与现有技术相比，本发明达到了以下技术效果：
21.(1)具有一种非对称的三势垒结构，并且为势垒-势阱-势垒结构，具备了发生共振隧穿的必要条件，能有效地提高开态电流，同时提高隧穿电阻比值。
22.(2)与采用sio2绝缘层相比，ta2o5绝缘层的势垒高度要低得多，能够更有效提高开态电流。
23.(3)本发明可以通过调整势垒的宽度、势阱的宽度和位置来调节共振峰的位置，即可显著提高隧穿电阻比值，这样即使采用对称电极，隧穿电阻比值和开态电流依然能同时得到改善，并且器件结构、制备工艺更加简单。换言之，本发明对电极是否对称并没有限制。
附图说明
24.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
25.图1为本发明提供一种共振隧穿铁电隧道结的结构示意图；
26.图2为本发明提供另一种共振隧穿铁电隧道结的结构示意图；
27.图3为本发明提供的一种氧化铪基共振隧穿铁电隧道结的能带结构示意图；
28.图4为图3所示的共振隧穿铁电隧道结的开态极化方向示意图；
29.图5为图3所示的共振隧穿铁电隧道结的关态极化方向示意图；
30.图6为图3所示的共振隧穿铁电隧道结的隧穿几率图。
具体实施方式
31.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
32.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
33.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
34.铁电隧道结是一种非易失性存储器，具有超快速、低功耗、小尺寸、结构简单、易于集成、非破坏性读取等优点。氧化铪基铁电隧道结的优点是与cmos工艺兼容，但是缺点是开态电流小、开关隧穿电阻比值小，严重影响了其在高密度交叉阵列电路应用。由于氧化铪基铁电材料性质限制，利用现有的单势垒以及双势垒结构，即使进一步采用半导体作为一侧电极，仍然难以满足性能要求；与此同时，开态电流的增加往往带来隧穿电阻比值的减小，两者存在本质上的优化冲突。
35.本发明设计了一种铁电隧道结，其具有一种非对称的三势垒结构并且为势垒-势阱-势垒结构，其中，势垒区采用氧化铪等铁电材料，势阱区采用势垒更低的绝缘层，通过引入共振隧穿效应，有效地提高开态电流，同时提高隧穿电阻比值，实现低功耗、多阻态、与cmos工艺兼容的氧化铪基共振隧穿铁电隧道结。
36.如图1和2所示，本发明提供的共振隧穿铁电隧道结包括依次堆叠的：
37.下电极1、第一铁电层2、绝缘层3、第二铁电层4和上电极5；
38.其中，所述第一铁电层2和所述第二铁电层4的厚度不同；所述绝缘层3的势垒高度既低于所述第一铁电层2的势垒高度，又低于所述第二铁电层4的势垒高度。其中，所述第一铁电层2可以大于或小于第二铁电层4的厚度，如图1所示的隧道结中第一铁电层2的厚度较大，图2所示的隧道结中第一铁电层2的厚度较小。
39.以上铁电隧道结具有一种非对称的三势垒结构，并且为势垒-势阱-势垒结构。其中，势垒区采用两层厚度不同的铁电层，势阱区采用势垒更低的绝缘层，具备了发生共振隧穿的必要条件，从而引入共振隧穿效应，有效地提高了开态电流，同时提高隧穿电阻比值。
40.以一种具体的材料组合为例介绍本发明隧道结的工作机制，该组合中绝缘层采用ta2o5，第一铁电层2和所述第二铁电层4都采用hfo2，上电极1和所述下电极5采用氮化钛，并且靠近上电极的第二铁电层较厚。该隧道结具有如图3所示的能带结构，并且具有如图1所示的厚度设置。工作中，当铁电极化方向指向下电极(图4)时，沿上电极1到下电极5的方向，铁电层的电势能逐渐降低，而绝缘层3的电势能增加；当铁电极化方向指向上电极(图5)时，
沿上电极到下电极的方向，铁电层的电势能逐渐增加，而绝缘层的电势能降低。由于第二铁电层4的厚度大于第一铁电层2，因此第二铁电层4的电势能变化量更大。带来的结果是，当铁电极化方向指向下电极时，整个器件的平均势垒高度降低，利于载流子发生隧穿，因而隧穿电流大，器件处于开态(低阻态)；反之，整个器件的平均势垒高度增加，不利于载流子发生隧穿，因而隧穿电流小，器件则处于关态(高阻态)。
41.另外，图3所示的氧化铪共振隧穿铁电隧道结在开、关状态下的隧穿几率如图6所示。无论是开态还是关态，隧穿几率呈现出显著的共振现象，这是势垒-势阱-势垒结构特有的隧穿机制。相比于现有结构以直接隧穿为主，共振能量附近处的隧穿几率增大几个数量级，使得开态电流得到显著提高；与此同时，关态下的第一个共振峰所在能量位置更高，并且隧穿几率峰值比开态下要低得多，考虑到低能量处的载流子隧穿对电流贡献最大，因此，关态电流要显著小于开态电流，有利于提高隧穿电阻比值。
42.由此可见，本发明能够通过共振隧穿效应同时提高开态电流和隧穿电阻比值，并且只要满足两个铁电层厚度不同且绝缘层势垒高度低的结构都可以实现以上目的。以上列举并不限制本发明的保护范围，隧道结中各层的材料可以任选，各层的厚度可以任选，并且可以通过调整以上因素来调整开态电流和隧穿电阻比值，以满足不同器件需求，如下文所述。
43.在一些实施方式中，所述第一铁电层2和所述第二铁电层4各自独立地采用不掺杂的hfo2、掺杂的hfo2、batio3、alscn、pbtio3，所述掺杂优选包括硅(si)、铝(al)、锆(zr)、锶(sr)、镧(la)、钇(y)中至少一种掺杂元素。
44.在一些实施方式中，所述绝缘层3采用以下中的至少一种：二氧化硅(sio2)、氧化铝(al2o3)、氮化硅(si3n4)、氧化镧(la2o3)、氧化钇(y2o3)、氧化钽(tao
x
)、氧化锆(zro2)、氧化锌(zno)、氧化稼(ga2o3)、氧化钛(tio2)、钛酸铅(pbtio3)、钛酸锶(srtro3)。
45.例如，当第一铁电层2和所述第二铁电层4都采用hfo2时，绝缘层3可以选择氧化钽(tao
x
)、氧化锆(zro2)、氧化锌(zno)、氧化稼(ga2o3)、氧化钛(tio2)、钛酸铅(pbtio3)、钛酸锶(srtro3)等势垒高度低于氧化铪的材料。
46.在一些实施方式中，如图3所示，所述绝缘层3采用ta2o5，所述第一铁电层2和所述第二铁电层4都采用hfo2。
47.由于本发明可以通过调整势垒的宽度、势阱的宽度和位置来调节共振峰的位置，即可显著提高隧穿电阻比值，这样即使采用对称电极，隧穿电阻比值和开态电流依然能同时得到改善，并且器件结构、制备工艺更加简单。因此，本发明对电极是否对称并没有要求。
48.在一些实施方式中，所述上电极和所述下电极各自独立地采用以下中的至少一种：铂(pt)及其合金、金(au)及其合金、银(ag)及其合金、铝(al)及其合金、铜(cu)及其合金、钨(w)及其合金、钴(co)及其合金、镍(ni)及其合金、钼(mo)及其合金、钌(ru)及其合金、氮化钛(tin)、氮化钽(tan)、n型以及p型重掺杂的硅(si)、锗(ge)、砷化镓(gaas)。
49.例如典型的组合有：上电极和下电极都采用金属或金属合金；或者上电极采用金属或金属合金，下电极采用半导体材料(n型以及p型重掺杂的si、ge、gaas)；或者上电极采用半导体材料，下电极采用金属或金属合金。
50.在一些实施方式中，如图3所示，所述上电极1和所述下电极5采用氮化钛。
51.在一些实施方式中，所述上电极1和所述下电极5的厚度各自独立地为30-500nm，
所述绝缘层3、所述第一铁电层2和所述第二铁电层4各自独立地为1-10nm。
52.另外，本发明对隧道结的制备方法并无特别限制，可以采用典型的按顺序依次形成各层。同时，上述隧道结通常设置于半导体衬底上，本发明对该衬底的形状、是否含其他元件等无限制，半导体衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，soi)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等；或者是已经形成其他结构的半导体衬底(根据需要半导体衬底可以是n掺杂或p型掺杂的衬底)。
53.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。