用于在三维集成半导体存储器中产生竖直沟道结构的方法与流程

1.本发明涉及一种用于在生产三维集成半导体存储器时在层堆叠中产生竖直沟道结构的方法、一种用于三维集成半导体存储器的生产中的层堆叠以及一种具有该层堆叠的三维集成半导体存储器。


背景技术：

2.所谓的闪速存储器元件是例如由nand单元实现的。为了获得闪速存储器的高存储容量，所涉及的nand单元竖直地彼此上下布置，这也被称为三维系统集成。这种具有竖直地彼此上下布置的几个存储器单元的三维存储器设备也被称为3d nand。
3.在用于生产3d nand存储器的常规生产方法中，si3n
4-sio2(氮化硅
–
(二)氧化硅)的许多单独层彼此上下堆叠，从而产生竖直层堆叠。通过层堆叠内的竖直地蚀刻的孔，层堆叠的单独层然后横向暴露，以便随后相对于sio2层选择性地蚀刻si3n4层。
4.这是竖直存储器单元结构的生产中的核心工艺之一，也被称为所谓的“孔沟道蚀刻”。由于其几何形状，由此产生的上述竖直地蚀刻的孔也可以被称为沟道结构。在这些蚀刻的沟道结构中，其也可以被称为“孔沟道蚀刻”内的“孔沟道”，闪速存储器单元将在后续工艺中设定。为了获得尽可能高的存储密度或存储容量，如今，沉积至多100个交替层级的sio2和si3n4，从而相应地形成具有至多100个交替的sio2和si3n4层的竖直层堆叠，它然后又形成竖直存储器单元结构。如上所述，该竖直层堆叠(约6至10μm)是用“孔沟道蚀刻”(孔直径近似 100nm的量级，孔的距离近似25nm的量级)的方法处理的。
5.因此，为了增加这种竖直层堆叠的存储容量，必须增加彼此上下堆叠的单独层的数量。显然，随着单独层的数量的增加，竖直层堆叠的高度也增加，因此必须使竖直沟道结构更深，即必须增加竖直沟道结构的纵横比(深度与宽度之比)。
6.如上文已经提到的，提供竖直沟道结构尤其具有提供到彼此上下堆叠的单独层的通路以及经由该通路相对于sio2层选择性地蚀刻si3n4层的效果。然而，由于刚才提到的竖直沟道结构的纵横比的增加，利用以前已知的方法产生具有恒定直径的沟道孔变得越来越困难。实际上，蚀刻速率不是完全对准的(垂直于层堆叠)，而是具有横向分量，从而产生在顶部处的直径大于在底部处的直径的沟道孔。因此，在竖直沟道结构内，形成了向底部逐渐变细的近似漏斗形颈缩。
7.出于这个原因，竖直沟道结构不能在任何深度处实施，因为否则，由于极高的纵横比，产生与理想沟道的越来越明显的偏差。如今，利用该技术可以蚀刻至多100个单独层(所谓的高纵横比沟道蚀刻)。因此，竖直层堆叠内的单独层的数量被限制为近似100个单独层。然而，这也意味着竖直层堆叠可能不具有实质上更多的单独层，这再次相应地限制了竖直层堆叠的存储容量。由此产生的问题是竖直层堆叠内的单独层的数量的限制，并因此是存储容量的相应限制。
8.因此，期望改进用于生产三维集成半导体存储器的常规方法，从而在产生竖直沟道结构 (沟道孔)时增加蚀刻速率均匀性，从而可以增加层堆叠内的单独层的数量以相应
地增加半导体存储器的存储容量。


技术实现要素：

9.这个目的是通过一种用于在生产三维集成半导体存储器时在层堆叠中产生竖直沟道结构的方法来获得的。
10.在第一方面，当生产三维集成半导体存储器时，本发明的方法基本上用于在竖直层堆叠中产生竖直沟道结构(沟道孔)。这里，首先，提供基板。在基板上，通过彼此上下交替地沉积第一材料的几个单独层以及不同的第二材料的几个单独层产生了具有彼此上下层叠的几个单独层的竖直层堆叠。第一材料和第二材料各自是导电的或半导电的。在层堆叠中产生至少一个竖直沟道结构，其中至少部分地穿过层堆叠的竖直沟道结构在竖直方向上延伸，使得单独层中的一个或几个暴露在竖直沟道结构内并且能够通过竖直沟道结构接近。本发明方法的具体特征在于，通过应用阳极蚀刻方法来进行结构化竖直沟道结构。这里，将第一电压电势施加到层堆叠的第一部分并且将不同的第二电压电势施加到层堆叠的不同的第二部分。因此，通过定向阳极蚀刻在层堆叠中产生竖直沟道结构的电流在第一部分和第二部分之间竖直地流过层堆叠。
11.在一些实施例中，通过所述阳极蚀刻方法产生的所述竖直沟道结构包括大于50:1或大于100:1的关于其长度与宽度的纵横比。在一些实施例中，通过所述阳极蚀刻方法产生的所述竖直沟道结构包括在所述竖直沟道结构的整个长度上偏差小于50％的直径，因此保持近似恒定。在一些实施例中，所述竖直沟道结构在所述层堆叠的所述第一部分和所述层堆叠的所述第二部分之间以直线延伸。在一些实施例中，所述竖直凹部延伸穿过所述层堆叠的所述单独层中的几个，或者其中所述竖直凹部延伸穿过所述层堆叠的所有单独层。在一些实施例中，利用所应用的所述阳极蚀刻方法可以在具有超过100个单独层或超过200个单独层或超过 300个单独层的层堆叠中产生多个竖直沟道结构。在一些实施例中，所述方法还包括通过应用蚀刻工艺，通过保持所述第二材料的所述单独层从所述层堆叠中选择性地移除所述第一材料的所述单独层的步骤，其中蚀刻介质穿过所述竖直沟道结构到达所述层堆叠，并且到达在所述竖直沟道结构内暴露并且能够接近的所述第一材料的所述单独层和所述第二材料的所述单独层，并且从所述层堆叠中选择性地释放所述第一材料的所述单独层。
12.在一些实施例中，所述第一材料的所述单独层和所述第二材料的所述单独层包括对于特定蚀刻介质不同的蚀刻行为，使得所述第一材料相对于所述第二材料包括高的蚀刻选择性。在一些实施例中，所述第一材料的所述单独层包括第一掺杂半导体材料或者由第一掺杂半导体材料组成，和/或所述第二材料的所述单独层包括第二掺杂半导体材料或者由第二掺杂半导体材料组成，其中所述第一掺杂半导体材料和所述第二掺杂半导体材料是不同的。在一些实施例中，所述第一掺杂半导体材料包括与所述第二掺杂半导体材料相比不同的掺杂类型或不同的掺杂程度。在一些实施例中，所述第一材料的所述单独层包括锗或硅锗或者由锗或硅锗组成，和/或所述第二材料的所述单独层包括硅或者由硅组成。
13.在第二方面，提供了一种用于三维集成半导体存储器的生产中的层堆叠，其中所述层堆叠包括根据第一方面的方法生产的多个竖直沟道结构。
14.在第三方面，提供了一种具有根据第二方面的层堆叠的三维集成半导体存储器。
15.在上述已知的常规技术的竖直半导体存储器中，竖直层堆叠是由交替后续的si3n4层和 sio2层来产生的。为了蚀刻这些层，使用了诸如定向离子束深蚀刻的各向异性蚀刻方法。将通过这些各向异性蚀刻方法产生的竖直沟道结构的纵横比是有限的，从而单独层的数量也是有限的。
16.然而，本发明的方法建议在三维集成半导体存储器的生产中使用用于所谓的沟道孔蚀刻的定向阳极蚀刻方法，而不是以前使用的各向异性蚀刻方法。与以前使用的蚀刻技术(例如，离子束深蚀刻)相比，定向阳极蚀刻具有显著更高的蚀刻速率均匀性，即可以产生具有显著更大纵横比的竖直沟道结构，由此可以在层堆叠内产生显著更深的沟道结构。在阳极蚀刻中，不会出现如在常规技术中的漏斗形颈缩。由于可以选择产生显著更深的沟道结构，所以可以显著增加竖直层堆叠内的单独层的数量，从而可以相应地显著增加由此产生的三维集成半导体存储器的存储容量。
附图说明
17.本发明的一些实施例在附图中示例性地图示，并将在下文讨论。其中：
18.图1a-1e示出了用于图示根据常规技术用常规方法生产常规3d半导体存储器的单独方法步骤的示意性截面侧视图，
19.图1f示出了根据常规技术的常规层堆叠中的竖直凹部的示意性截面侧视图的一部段，用于图示以前使用的方法存在的问题，
20.图2示出了根据本发明的方法步骤可以产生的层堆叠的示意性截面侧视图，和
21.图3a-3h和图3j-3n示出了用于图示根据本发明的方法来生产本发明的3d半导体存储器的单独的(部分任选的)方法步骤的示意性截面侧视图。
具体实施方式
22.在下文中，将参考附图更详细地描述实施例，其中具有相同或相似功能的元件具有相同的附图标记。
23.在本公开中图示或描述的方法步骤也可以以与所示出或描述的顺序不同的顺序来实施。此外，与装置的特定特征相关的方法步骤也可以与该装置的特征互换，反之亦然。
24.当在本公开涉及竖直方向时，这是垂直于单独层所跨越的平面的方向。例如，如果单独层的长度和宽度在x-y平面中延伸，则竖直方向对应于z-轴。在这种情况下，例如，在x或 y方向上测量单独层的长度和宽度，而在z方向上测量单独层的厚度。在层堆叠内，相应的单独层沿着该竖直方向(z-轴)彼此上下堆叠，使得层堆叠从基板开始朝向顶部竖直延伸。
25.当本公开涉及横向方向时，这是在由单独层跨越的x-y平面内或平行于x-y平面延伸的方向，或者是垂直于层堆叠的竖直延伸方向(z-轴)延伸的方向。因此，在竖直延伸的层堆叠的情况下，横向方向可以基本上等于水平方向。
26.本文中描述的创新概念涉及一种在用于产生三维集成半导体存储器的方法中用于产生竖直沟道结构的特定方法步骤。在该上下文中，这些竖直沟道结构也被称为竖直沟道孔。在 3d半导体存储器的上下文中，相应的方法也被称为竖直沟道孔蚀刻。本文中所描述的创新概念描述了一种用于产生具有高各向异性的竖直沟道结构的新颖方法，从而可以
显著增加竖直半导体存储器中的层数，从而显著增加其存储容量。
27.本发明属于生产三维集成半导体存储器的技术领域，诸如三维nand闪速存储器。与常规的平面技术(x-y方向)相比，在三维集成中在竖直方向(z方向)上另外产生设备。
28.在描述本发明的方法之前，首先将讨论常规技术。图1a至图1e示出了根据常规技术来生产三维集成半导体存储器10的方法。如图1a可以看到的，首先，几个单独层1、2在硅基板11上彼此上下交替地布置。这些是氧化硅(sio2)的单独层1以及氮化硅(si3n4) 的单独层2。这些彼此上下交替地布置的单独层1、2形成竖直层堆叠20。
29.图1b示出了下一个工艺步骤，其中一个或几个竖直凹部6被结构化到竖直层堆叠20 中。
30.图1c示出了支撑结构5可以在竖直凹部6中产生。支撑结构5机械地连接至单独层1、 2，并且稳定单独层1、2。支撑结构5可以在半导体存储器中形成栅极nand结构。
31.竖直沟道结构7在层堆叠20中在两个支撑结构5之间结构化。这就是所谓的“孔沟道蚀刻”。通过该竖直沟道结构7，单独层1、2横向暴露，使得单独层1、2在竖直沟道结构7内可自由接近。
32.在湿法化学蚀刻工艺期间，热磷酸可以通过竖直沟道结构7进入层堆叠20中。由此，热磷酸到达暴露的单独层1、2并选择性地蚀除氮化硅单独层2，使得仅保留氧化硅单独层1 (图1d)。在氧化硅单独层1之间，在氮化硅单独层2原先所在的位置处产生空隙8。
33.如图1e中可以看到的，然后用钨9填充这些空隙8。由此，产生竖直层堆叠20，其包括彼此上下交替布置的氧化硅单独层1以及钨单独层19。
34.如上文已经提到的，3d nand存储器单元的生产旨在增加其每单位体积的存储容量。这尤其是通过彼此上下交替堆叠越来越多的氮化硅(si3n4)和氧化硅(sio2)的单独层来获得的，但这显然也增加了竖直层堆叠20的总高度。如上文已经提到的，为了能够横向蚀刻所有氮化硅单独层10，将竖直沟道结构7引入层堆叠20中。通过竖直沟道结构7，热磷酸到达在竖直沟道结构7内被暴露并能够接近的氮化硅单独层2。然而，随着层堆叠20的高度增加，竖直沟道结构7的纵横比也必须相应地增加，即竖直沟道结构7必须变得更深。然而，随着纵横比的增加，沿竖直沟道结构7，即朝向底部，导致越来越多的蚀刻速率不均匀性，获得了原本各向异性蚀刻部分的增加的各向同性部分。因此，产生向竖直沟道结构7的底部的某种漏斗形颈缩。
35.这种漏斗形颈缩可以具有层堆叠20不能被完全蚀刻穿过的效果。通过漏斗形状，竖直沟道结构7沿其深度具有不同的尺寸，这可以超过和低于目标尺寸，这使得存储器的有用生产变得不可能。
36.图1f图示了这个问题。这里，仅仅示意性地示出了在层堆叠内的竖直沟道结构7(沟道孔)的一部段，该层堆叠具有彼此上下交替布置的几个单独层1、2。这些是氧化硅层1和氮化硅层2。相对于氧化硅层1选择性地蚀刻氮化硅层2。
37.如图1f中可以看到的，当产生竖直沟道结构(沟道孔蚀刻)时，会产生漏斗形颈缩，其中在竖直沟道结构7的底端处的直径显著小于在竖直沟道结构7的顶端处的直径。
38.由此产生的问题是层堆叠内的单独层的数量的限制以及相关联的存储容量的限制。这意味着竖直沟道结构7不能以任何深度实施，否则会产生越来越明显的具有本文中所示的漏斗形颈缩的收缩。目前，通过该技术可以竖直蚀刻至多96个单独层，然后将其选择性
地横向蚀刻。因此，层堆叠内的单独层的数量限于这96个单独层。然而，这也意味着层堆叠可能不包括显著更多的单独层，然而这相应地限制了层堆叠的存储容量。
39.本文中描述的用于3d半导体存储器的生产中的沟道孔蚀刻的新颖方法允许在具有显著不同的各向异性的大量单独层上产生竖直沟道孔，这导致沿在竖直层堆叠中的沟道孔的漏斗形颈缩大大减少，使得层堆叠内的单独层的数量可以显著增加以相应地增加半导体存储器的存储容量。
40.首先，图2示出了具有通过应用本发明的方法(沟道孔蚀刻)而产生的竖直沟道结构112 (沟道孔)的本发明的竖直层堆叠100的示意图。该竖直沟道结构112还被称为沟道孔并且可以具有例如孔的形状。
41.在本发明的方法中，首先，提供基板200。在基板200上产生层堆叠100。层堆叠100 包括几个单独层101、102。该层堆叠100是通过彼此上下交替地沉积第一材料的单独层101 以及不同的第二材料的几个单独层102来产生的。单独层101、102可以例如交替地沉积或外延生长。
42.根据本发明，第一材料以及第二材料两者都是导电的或半导电的。例如，第一材料的单独层101可以包括第一掺杂半导体材料或者可以由第一掺杂半导体材料组成。替代地或附加地，第二材料的单独层102可以包括第二掺杂半导体材料或者可以由第二掺杂半导体材料组成，其中第一掺杂半导体材料和第二掺杂半导体材料是不同的。
43.这里，例如，第一掺杂半导体材料可以包括与第二掺杂半导体材料不同的掺杂类型或不同的掺杂程度。掺杂程度还被称为掺杂强度，是掺杂的强度。这里，可以区分强掺杂(n
+
； p
+
)、中等掺杂(n；p)和弱掺杂(n-，p-)。
44.由于不同的掺杂(即，不同的掺杂类型和/或不同的掺杂程度)，两种半导体材料也具有不同的蚀刻行为。因此，在稍后的方法步骤(图3j)中，可以将一种半导体材料相对于相应的另一种半导体材料选择性地被蚀刻。在下文中参考图3a至图3h和图3j至图3n将更详细地讨论选择性蚀刻以及一种材料相对于另一种材料的尽可能大的蚀刻选择性的相关联的必要性。
45.本发明的方法提供在竖直层堆叠100中结构化至少一个竖直沟道结构112(沟道孔)。根据本发明，通过应用阳极蚀刻工艺将该竖直沟道结构112结构化到层堆叠100中。出于阳极蚀刻的目的，当两个单独层101、102都是导电的或半导电的时是有利的。
46.如图2中示例性地所示，为了进行阳极蚀刻工艺，可以将第一电势u1施加到层堆叠100 的第一部分210。此外，可以将不同于第一电压电势u1的第二电压电势u2施加到层堆叠100 的不同的第二部分220。由此，通过定向阳极蚀刻在层堆叠100中产生竖直沟道结构112的电流在第一部分210和第二部分220之间流过层堆叠100。
47.层堆叠100的第一部分210可以例如是层堆叠100的面向基板200或最靠近基板200的部分210。层堆叠的第一部分210可以例如是层堆叠100的底部。这可以是例如最低的单独层，即最靠近基板200的单独层。
48.层堆叠100的第二部分220可以例如是层堆叠100的背离基板200或离基板200最远的部分220。层堆叠100的第二部分220可以是例如层堆叠100的顶部。这可以是例如顶部单独层101、102，即离基板200最远的单独层。
49.然而，层堆叠100的第一部分210也可以是层堆叠100的下半部分中的任何单独层，
并且层堆叠100的第二部分220也可以是层堆叠100的上半部分中的任何单独层101、102。
50.这可以是尤其由于待蚀刻多深的事实，即待产生的竖直沟道结构112达到什么深度。例如，如果竖直沟道结构112将在整个层堆叠100上向下结构化到基板200，则第一部分可以是层堆叠100的底部或最低的单独层101、102。然而，如果将蚀刻仅进行到层堆叠100的下半部分中的特定单独层，则可以将第一电势u1施加到该特定单独层。
51.图2仅仅示出了层堆叠100的示意图，其中相应的单独层101、102直接接触。第一电极结构(本文中未明确图示)与层堆叠100的第一部分210(例如，底部单独层)接触和/或第二电极结构(本文中未明确图示)与层堆叠100的第二部分220(例如，顶部单独层)接触也是可能的。因此，可以将电压连接到相应的电极结构。这也将在下文讨论。
52.第一电势u1可以具有第一量，而第二电势u2可以具有不同的第二量。例如，第一电压电势u1可以是地电势，而第二电压电势u2可以具有与地电势不同的正号或负号的量。
53.因此，所得的电流根据其符号在竖直方向上流过竖直层堆叠100。这意味着电流例如从层堆叠100的第一部分210(例如，底部)在层堆叠100的第二部分220(例如，顶部)的方向在竖直方向上流过层堆叠100，并且产生竖直沟道结构112。因此，在该示例中，电流将从底部流向顶部。
54.竖直沟道结构112(沟道孔)尤其具有为蚀刻介质提供进入层堆叠100内部的通路的目的。借助于蚀刻介质穿过沟道孔112进入层堆叠100，当生产三维集成半导体层时，一种材料的单独层101可以相对于相应的另一种材料的单独层102选择性地被蚀刻。
55.图3a至图3h和图3j至图3n示意性地示出了通过应用本发明的方法来产生三维集成半导体存储器的单独方法步骤。这里，本发明的方法涉及在用于生产三维集成半导体存储器的工艺期间的特定步骤。本发明的工艺步骤(沟道孔蚀刻)用于产生竖直沟道结构112(沟道孔)并且通过应用根据本发明的阳极蚀刻工艺来进行。
56.首先，图3a示出了处于原始状态或起始状态的竖直或三维层堆叠100。层堆叠100布置在基板200上。层堆叠100可以通过在基板200上交替地沉积第一材料的几个单独层101 以及不同的第二材料的几个单独层102来产生。单独层101、102可以例如彼此上下沉积或者外延生长。
57.选择单独层101、102或单独层101、102的材料，使得它们相对于彼此具有非常高的蚀刻选择性。例如，第一材料的单独层101可以包括锗(ge)或硅锗(sige)或者可以由锗或硅锗组成。另一方面，第二材料的单独层102可以包括硅(si)或者可以由硅组成。
58.如上文所提到的，还可以在两种类型的单独层101、102之间获得高的蚀刻选择性，因为单独层101、102各自具有不同的掺杂类型和/或掺杂程度。下文将参考图3j更详细地讨论在第一材料的单独层101和第二材料的单独层102之间应该存在高的蚀刻选择性的原因。
59.除了蚀刻选择性之外，掺杂类型或掺杂程度还有另一个原因。出于随后将在下文更详细地描述的阳极蚀刻的目的，当两种类型的单独层101、102，即第一材料的单独层101以及第二材料的单独层102两者都是导电的时是有利的。这也可以通过相应单独层101、102的掺杂类型和/或掺杂程度来调整。
60.在本发明的方法中，第一材料的单独层101和/或第二材料的单独层102可以另外具有非晶结构。这意味着单独层101、102不一定需要具有结晶结构。例如，单独层101、102可以包括非晶硅或非晶硅锗或者可以由非晶硅或非晶硅锗组成。
61.在图3a所示的示例中，第一材料(例如，sige)的单独层101仅仅示例性地布置为基板200上的底层或第一层。然后，第二材料的另外的单独层102以及第一材料的另外的单独层101各自在该第一单独层101上彼此上下交替地布置。这导致具有交替布置的第一材料的几个单独层101和第二材料的几个单独层102的竖直层堆叠100。也可以互换单独层101、 102的顺序，使得例如将第二材料的单独层102布置为在基板200上的第一层。
62.可以将第一电极结构250布置在基板200和最低的单独层101、102之间。该第一电极结构250可以包括用于电接触的接触部分251。可以将电势u1施加到接触部分251。在其上施加第一电势u1的元件也被称为第一电势触点。
63.第一电势u1可以具有特定值。例如，第一电势u1可以是地电势。
64.第一电极结构250可以以导电方式连接至层堆叠100的第一或最低的单独层101，使得最低的单独层101也处于第一电势u1并因此形成第一电势触点。代替第一电极结构250，也可以直接接触最低的单独层101，如上文参考图2示例性讨论的。
65.在与基板200相对的一侧上，即在层堆叠100的顶部上，布置最后或顶部的单独层。在图3a所示的示例中，这是第二材料的单独层102。第一材料的单独层101也可以形成顶层。
66.第二电极结构252可以布置在该顶层102上。这里，顶层102可以以预定方式结构化。这里，参考图3b。这里，可以看出待产生一个或几个竖直凹部111。
67.如可以在图3a中再次看到的，顶层102可以被结构化使得顶层102的部分102a保留在后续的工艺步骤(图3b)中待形成竖直凹部111(图3b)的那些位置处。在其他位置，即不待形成凹部111的位置，可以移除顶层102。
68.顶部第二电极结构252可以布置在经结构化的顶层102上或经结构化的顶层102的剩余部分102a上，使得经结构化的顶层102以导电方式接触第二电极结构252。
69.第二电极结构252可以包括用于电接触的接触部分253。可以将第二电势u2施加到接触部分253。在其上施加第二电势u2的元件也被称为第二电势触点。
70.电势u2可以具有不同于第一电势u1的值，从而形成电势降或电压。这可以是交流电压或直流电压。
71.由于第二电极结构252以导电方式连接到层堆叠100的最后或顶部经结构化的单独层 102，所以顶部经结构化的单独层102也处于电势u2。因此，在该示例中，经结构化的顶部单独层102形成第二电势触点。如上文参考图2示例性地讨论的，也可以直接接触顶部经结构化的单独层102。
72.两个电势u1、u2中的一个可以是地电势。在两个电势触点处产生的电压可以是直流电压或交流电压。例如，可以在层堆叠100的第一电势触点或第一部分210(例如，底部单独层101)与层堆叠100的第二电势触点或第二部分220(例如，顶部经结构化的单独层102) 之间施加直流电压或交流电压。为此，例如，可以将合适的电压源连接到两个电极250、252 或电势触点。
73.由于施加的电压或由于在两个电势u1和u2之间的电势差，电流260在两个电势触点之间流动，在该示例中，在顶部经结构化的层102和底层101之间流动。
74.如图3b所示，在层堆叠100中产生一个或几个竖直凹部111。这些竖直凹部111在层堆叠100中结构化。为此，可以应用阳极蚀刻方法。
75.然而，这里应该提到的是，用于产生竖直凹部111的阳极蚀刻方法的应用仅仅是任
选的。竖直凹部111不是所谓的沟道孔，而是在其中随后待产生支撑结构105(图3e)的凹部。这些支撑结构105可以例如形成栅极nand结构。因此，本文中所描述的竖直凹部111也可以用其他蚀刻方法产生。
76.本发明的工艺步骤涉及用于产生竖直沟道结构112(沟道孔)的所谓沟道孔蚀刻的步骤，将参考图3e至图3h更详细地讨论该步骤。为此，根据本发明，使用阳极蚀刻方法。这提供了层堆叠100作为整体可以包括更多单独层101、102的优点。出于这个原因，还可以适当地通过使用阳极蚀刻方法来产生参考图3a至图3d描述的竖直凹部111。尽管如此，这仍然完全是任选的。
77.在图3a所示的示例中，只要使用阳极蚀刻方法用于产生竖直凹部111，电流260就从第二电势触点(例如，第二电极结构252或与其接触的最后或顶部经结构化的单独层102) 在第一电势触点(例如，第一电极250或与其连接的第一或底部单独层101)的方向上竖直向下流动。
78.电流260可以流过整个层堆叠100，并且可以移除在电流流动方向上的在第一电势触点和第二电势触点之间的堆叠的单独层101、102。这也被称为阳极蚀刻。其优点是可以以非常高的各向异性蚀刻远远超过以前常见的近似100个单独层。这意味着不会如在常规技术中那样在蚀刻方向上形成竖直凹部111的漏斗形颈缩(参见图1f)。
79.如图3b中可以看到的，竖直凹部111完全或完整延伸穿过层堆叠100，即穿过所有存在的单独层101、102。在本文中未明确图示的其他实施例中，通过阳极蚀刻产生的竖直沟道结构111也可以延伸穿过单独层101、102中的至少一个或穿过几个(但不是所有)单独层 101、102。这取决于将第一电势u1或第二电势u2施加到哪个单独层，即哪些单独层形成第一电势触点或第二电势触点。由于电流260仅在相应的两个电势触点(或单独层)之间流动，因此仅位于这两个电势触点(或单独层)之间的单独层被移除或阳极蚀刻。因此，例如，可以在层堆叠100内产生仅部分地延伸穿过层堆叠100的竖直凹部111，例如从层堆叠100的顶部而不是一直向下延伸到基板200。
80.图3c示出了用于阳极蚀刻竖直凹部111的替代选项，其中与图3a和图3b中相同的元件具有相同的附图标记。
81.这里，首先，可以看到具有彼此上下交替布置的第一材料的几个单独层101和第二材料的单独层102的层堆叠100。第一或底部单独层101可以任选地通过第一电极结构250形成第一电势触点。第一电势触点可以包括第一电势u1。
82.与参考图3a讨论的实施例的不同之处在于，第二电极结构252可以布置在层堆叠100 的最后或顶部单独层102上，第二电极结构252任选地具有几个电极部分252a、252b。顶部单独层102可以但不一定如图3a中那样结构化。这意味着在该实施例中，最后或顶部单独层102可以是完整的，因此是非结构化的。
83.第二电极结构252或其电极部分252a、252b再次布置在层堆叠100的随后待产生竖直凹部111(图3d)的那些部分处。
84.第二电极结构252或其电极部分252a、252b可以形成第二电势触点，并且可以连接到第二电势u2。第二电极结构252或其电极部分252a、252b可以在最后或顶部单独层102上沿深度方向，即进入所示的附图平面中延伸。
85.再次，阳极蚀刻或移除中间单独层的电流260在第一电势触点和第二电势触点之
间流动。
86.如在后续的附图中可以看到的，可以用材料填充以前产生的竖直凹部111，使得在相应的竖直凹部111内各自形成一个支撑结构105。该支撑结构105连接到相应的单独层101、 102，以便机械地稳定或支撑该单独层101、102。
87.为了产生这样的支撑结构105，竖直凹部111可以例如设有或填充有层系统，该层系统形成用于稍后的nand存储器单元的栅极和电荷存储器的沟道区和隔离器。为了占据或填充竖直凹部111，层被用来产生nand存储器的隔离器和沟道区(栅极隔离器/存储器和沟道组件)。用于占据或填充的材料可以包括例如氧化硅、氮化硅和硅的组中的一种或几种组分。可能的层顺序可以是(从内部到外部)：氧化硅、氮化硅、氧化硅、硅。在填充之后，可以通过层沉积来封闭相应的竖直凹部111。
88.图3e至图3h示出了待分配给本发明的方法的工艺步骤(沟道孔蚀刻)。这些工艺步骤用于在三维集成半导体存储器的生产期间在层堆叠100中产生竖直沟道结构112(沟道孔)。
89.在层堆叠100中，可以产生竖直沟道结构112(沟道孔)(参见图3f和图3h)。这里，竖直沟道结构112可以形成例如在支撑结构105(nand栅极结构)之间。虽然阳极蚀刻方法仅仅任选地应用于产生上述竖直凹部111，但是下文参考图3e至图3h描述的用于产生竖直沟道结构112的阳极蚀刻是在本文中公开的方法的本发明的步骤。
90.如图3e中可以看到的，第一电极结构250可以布置在基板200和第一或底部单独层 101、102之间。第一电极结构250可以包括用于电接触的接触部分251。可以将电势u1施加到接触部分251。在其上施加第一电势u1的元件也被称为第一电势触点。
91.第一电势u1可以具有一定的值。第一电势u1可以例如是地电势。
92.第一电极结构250可以以导电方式连接至层堆叠100的第一或最低单独层101，使得底部单独层101也处于第一电势u1，从而形成第一电势触点。代替第一电极结构250，也可以直接接触底部单独层101，如上文参考图2示例性地讨论的。
93.在与基板200相对的一侧上，即在层堆叠100的顶部上，设置最后或顶部单独层。在图 3e所示的示例中，这是第二材料的单独层102。第一材料的单独层101也可以形成顶层。
94.第二电极结构252可以布置在该顶层102上。这里，顶层102可以以预定方式结构化。如图3f中可以看到的，待产生竖直沟道结构112(沟道孔)，竖直沟道结构112在三维集成半导体存储器的生产方法中使用以将蚀刻介质(例如，蚀刻气体、湿法化学蚀刻溶液等)引入层堆叠100中。蚀刻介质用于相对于暴露的第二材料的单独层102选择性地蚀刻或移除在竖直沟道结构112内暴露的第一材料的单独层101。这意味着蚀刻介质穿过竖直沟道结构112 引入，该蚀刻介质将两种材料中的一种相对于相应的另一种材料选择性地蚀刻或移除。一种材料的单独层被移除，而相应的另一种材料的单独层不被移除，即其被保持。这将竖直沟道结构112与上述竖直凹部111区分开来。如已经提到的，凹部111不是所谓的沟道孔。
95.为了通过阳极蚀刻产生竖直沟道结构112，第二电极结构252可以设置在顶部单独层102 的稍后待产生竖直沟道结构112的那些位置处(图3f)。
96.第二电极结构252可以连接至第二电势u2，并因此形成第二电势触点。
97.这里，再次，阳极蚀刻或移除中间单独层101、102的电流260在第一电势触点和第
二电势触点之间流动。结果，形成了图3f中所示的竖直沟道结构112(沟道孔)。
98.通过根据本发明的阳极蚀刻方法产生的竖直沟道结构112可以在层堆叠100的第一或底部部分210(例如，第一电势触点或最低的单独层)和层堆叠100的第二或顶部部分220 (例如，第二电势触点或顶层)之间延伸，基本上以直线穿过层堆叠100延伸。
99.根据本发明通过阳极蚀刻方法产生的竖直沟道结构112可以另外具有大于50:1或大于 100:1的关于其长度和宽度的纵横比。
100.利用本发明的方法，可以处理具有彼此上下堆叠的超过100、200或甚至300个单独层 101、102的层堆叠100。这意味着可以通过阳极蚀刻来蚀刻或移除超过100、200或甚至超过300个单独层101、102以产生竖直沟道结构112(沟道孔)。甚至可以处理至多1000个或更多个单独层101、102。阳极蚀刻具有非常高的各向异性，这就是尽管纵横比较大，而由此产生的竖直沟道结构112在其整个长度上具有相对恒定的直径的原因。
101.根据本发明通过阳极蚀刻方法产生的竖直沟道结构112可以例如具有在20nm和150 nm之间的直径。竖直沟道结构112的直径可以在沟道结构112的整个长度上具有小于10％或小于50％的偏差，因此可以保持近似恒定。然而，在常规技术(图1f)中，超过成像的96 层的蚀刻将具有向底部逐渐变细的漏斗形颈缩的效果，使得在竖直沟道结构7(图1)的底部区域中的直径与在顶部区域中的直径的偏差超过50％。
102.图3g和图3h示出了用于通过阳极蚀刻产生竖直沟道结构112的替代变体，其中与图 3e和图3f中相同的元件具有相同的附图标记。
103.同样，这里首先示出了具有彼此上下交替地布置的第一材料的几个单独层101和第二材料的单独层102的层堆叠100。第一或底部单独层101可以任选地通过第一电极结构250形成第一电势触点。第一电势触点可以具有第一电势u1。
104.与上文参考图3e讨论的实施例的不同之处在于，第二电极结构252可以布置在层堆叠 100的最后或顶部单独层102上，其中该顶部单独层102以预定方式结构化。顶层102可以被结构化为使得顶层102的至少部分102a保留在后续工艺步骤中待形成竖直沟道结构112 (图3h)的位置处。在其他位置，即在不待形成竖直沟道结构112的位置处，可以移除顶层102。
105.第二电极结构252现在可以布置在经结构化的顶层102上或经结构化的顶层102的剩余部分102a上，使得经结构化的顶层102以导电方式接触电极结构252。
106.第二电极结构252可以包括用于电接触的接触部分253。可以将第二电势u2施加到接触部分253。在其上施加第二电势u2的元件也被称为第二电势触点。
107.电势u2可以具有不同于第一电势u1的值，从而形成电势降或电压。这可以是交流电压或直流电压。
108.由于第二电极结构253以导电方式连接到层堆叠100的最后或顶部经结构化的单独层 102，所以顶部经结构化的单独层102也处于电势u2。因此，在该示例中，经结构化的顶部单独层102形成第二电势触点。然而，也可以如上文参考图2示例性地讨论的那样直接接触顶部经结构化的单独层102。
109.两个电势u1、u2中的一个可以是地电势。由于电势差而在两个电势触点处产生的电压可以是直流电压或交流电压。例如，可以在层堆叠100的第一电势触点或第一部分210(例如，底部单独层101)与层堆叠100的第二电势触点或第二部分220(例如，顶部经结构化的单
独层102)之间施加直流电压或交流电压。为此，可以将合适的电压源连接到两个电极 250、252或电势触点。
110.由于施加的电压或由于在两个电势u1和u2之间的电势差，电流260再次在两个电势触点之间流动，在该示例中，在顶部经结构化的层102和底层101之间流动。
111.在该示例中，电流260从第二电势触点(例如，第二电极结构252或与其接触的最后或顶部经结构化的单独层102)在第一电势触点(例如，第一电极250或与其接触的第一或最低或最底部的单独层101)的方向上竖直向下流动。
112.如图3h中可以看到的，竖直沟道结构112(沟道孔)沿电流流动方向在层堆叠100中产生。根据本发明，竖直沟道结构112是通过阳极蚀刻方法在层堆叠100中结构化的。
113.这里，电流260可以流过整个层堆叠100并且可以移除在电流流动方向上的在第一电势触点和第二电势触点之间的堆叠的单独层101、102。
114.如图3h中另外可以看到的，竖直沟道结构112完全或完整延伸穿过层堆叠100，即穿过所有存在的单独层101、102。在本文中未明确图示的其他实施例中，通过阳极蚀刻产生的竖直沟道结构112也可以延伸穿过单独层101、102中的至少一个或穿过几个(但不是所有) 单独层101、102。这取决于将第一电势u1或第二电势u2施加到哪个单独层，即哪些单独层形成第一电势触点或第二电势触点。由于电流260仅在相应的两个电势触点(或单独层)之间流动，因此仅位于这两个电势触点(或单独层)之间的单独层被移除或阳极蚀刻。因此，例如，可以在层堆叠100内产生仅部分地延伸穿过层堆叠100的竖直沟道结构112，例如从层堆叠100的顶部而不是一直向下延伸到基板200。
115.在竖直沟道结构112内，单独层101、102横向暴露，即竖直沟道结构112形成到层堆叠100的相应的单独层101、102的通路，在这种情况下是到此时存在于层堆叠100中的第一材料的单独层101和第二材料的单独层102的通路。因此，在竖直沟道结构112内，彼此上下布置的单独层101、102逐部分地暴露，使得这些单独层101、102经由竖直沟道结构 112可自由接近。
116.如上文提到的，在三维集成半导体存储器的生产方法中，竖直沟道结构112用于将蚀刻介质(例如，蚀刻气体、湿法化学蚀刻溶液等)引入层堆叠100中。该蚀刻介质用于相对于暴露的第二材料的单独层102选择性地蚀刻或移除在竖直沟道结构112内暴露的第一材料的单独层101。这意味着穿过竖直沟道结构112将两种材料中的一种相对于相应的另一种材料选择性地蚀刻或移除或释放。
117.例如，蚀刻介质可以流过竖直沟道结构112进入层堆叠100中并到达第一材料和第二材料的分别能够接近的单独层101、102。
118.因此，本发明的方法包括选择性地移除层堆叠100的能够接近的第一材料的单独层101，同时保持第二材料的单独层102的步骤。优选地，这通过应用蚀刻工艺来进行，其中蚀刻介质穿过竖直沟道结构112到达层堆叠100中，并且到达在竖直沟道结构112内暴露和能够接近的第一材料的单独层101和第二材料的单独层102，并且仅仅选择性地从层堆叠100中蚀除两种材料中的一种的单独层。
119.出于上述原因，当第一材料的单独层101相对于第二材料的单独层102具有高的蚀刻选择性时是有利的。如上文提到的，这尤其可以通过相应的单独层101、102的掺杂(掺杂类型和/或掺杂程度)来调整。
120.为了选择性地蚀除特定的单独层，在本文中使用的蚀刻工艺期间使用的蚀刻介质(例如，蚀刻气体)首先到达层堆叠100的第一材料的单独层101和第二材料的单独层102，单独层 101、102穿过竖直沟道结构112部分地暴露在其中。与所使用的蚀刻介质结合，这两种材料相对于彼此具有非常高的蚀刻选择性。通过所使用的蚀刻介质，一种材料的单独层可以相对于相应的另一种材料的单独层非常有选择地移除。
121.例如，蚀刻介质可以优选地在横向方向上相对于第二材料的单独层102选择性地蚀除第一材料的单独层101。横向方向是基本上正交于层堆叠100的(竖直)层方向延伸的方向。层方向是单独层101、102彼此上下堆叠的方向，在当前情况下，例如，从基板200开始向顶部竖直堆叠。在这种情况下，横向方向例如是水平方向。因此，第一材料的单独层101可以从竖直沟道结构112开始近似在水平方向上从层堆叠100中蚀除。另一方面，第二材料的单独层102不会受到所使用的蚀刻介质的显著侵蚀，因此不会被蚀除而是保留在层堆叠100 中。
122.图3j示出了在选择性蚀除第一材料的单独层101之后得到的层堆叠100。这里，仅保留第二材料的单独层102。同时在第二材料的保留的单独层102之间在已经被移除的第一材料的单独层101原本所在的位置处形成空隙108。第二材料的保留的单独层102由支撑结构 105支撑。支撑结构105连接到基板200。
123.图3k示出了用于产生三维集成半导体存储器的任选的进一步工艺步骤。可以将第三材料引入在保留的第二材料的单独层102之间形成的空隙108中。这里，第三材料的单独层 103形成在第二材料的保留的单独层102之间的这些空隙108中。这产生了竖直层堆叠100，其中第二材料的单独层102和第三材料的单独层103彼此上下交替地布置。
124.将第三材料引入在第二材料的保留的单独层102之间的空隙108中可以例如借助于添加干燥(additive drying)工艺，优选从气相进行。例如，可以通过应用lpcvd工艺(lpcvd：低压化学气相沉积)将第三材料引入空隙108中。这里，可以将工艺气体引入工艺腔室(层堆叠100所在的位置)中。尤其经由竖直沟道结构112，工艺气体到达在第二材料的单独层 102之间的空隙108并在空隙108中膨胀。工艺气体的气体分子撞击到第二材料的单独层102上具有第三材料(例如，sio2)在第二材料(例如，si)的保留的单独层102之间的空隙108中生长的效果。
125.第三材料可以不同于第二材料。优选地，第三材料可以具有电绝缘特性。第三材料可以包括例如(二)氧化硅(sio2)或者可以由(二)氧化硅组成。
126.图3l示出了用于产生三维集成半导体存储器的进一步任选的工艺步骤。这里，至少一个另一竖直沟道结构113被结构化到层堆叠100中。如图3l中示例性所示，该另一竖直沟道结构130可以再次在支撑结构105之间产生。此外，另一竖直沟道结构112可以通过阳极蚀刻方法以上文描述的方式来产生。
127.该另一竖直沟道结构130也从顶部到底部竖直地延伸穿过层堆叠100，例如，在层堆叠 100的第一部分210(例如，底部)和层堆叠100的第二部分220(例如，顶部)之间。该另一竖直沟道结构130另外延伸穿过单独层102、103中的至少一个，优选地穿过几个单独层 102、103，并且更优选地穿过层堆叠100的所有单独层102、103向下到基板200。在这种情况下，这些是第二材料的单独层102和第三材料的单独层103。
128.另一竖直沟道结构113形成到层堆叠100的相应的单独层102、103的通路，在这种
情况下到此时存在于层堆叠100中的第二材料的单独层102和第三材料的单独层103。这些第二材料的单独层102和第三材料的单独层103相应地暴露在另一竖直沟道结构113内并且能够经由该另一竖直沟道结构113接近。
129.该另一竖直沟道结构113也可以被称为沟道孔。因此，本发明的方法还包括通过应用阳极蚀刻方法来产生该另一竖直沟道结构113，其中上文关于第一材料的层101和第二材料的层102描述的所有内容在该步骤(例如，产生竖直沟道结构113)中类似地适用于第二材料的层102以及第三材料的层103。
130.进一步任选的方法步骤包括将已经能够接近的一种材料的单独层相对于相应其他材料的单独层选择性地移除。在当前情况下，该方法包括选择性地相对于第三材料的单独层103 选择性地移除第二材料的单独层102。该选择性移除是借助于穿过另一竖直沟道结构113进入层堆叠100中的合适的蚀刻介质通过应用在横向方向上导向的蚀刻工艺来进行的。在该蚀刻步骤中，蚀刻介质可以是蚀刻气体(干法蚀刻)或湿法化学蚀刻溶液(湿法蚀刻)。
131.在干法蚀刻工艺的情况下，该干法蚀刻工艺可以包括至少一个利用含氟气体的等离子体支持的蚀刻步骤。干法蚀刻可以例如作为利用含氟气体的各向同性cde工艺(cde：化学干法蚀刻)来进行，其中例如硅(作为单独层102的可能材料)可以非常有选择性地相对于 sio2(作为单独层103的可能材料)被蚀刻。例如，sf6可以用作蚀刻气体。特别是，具有非常高的sf6流量、低o2流量和高工艺压力的等离子体蚀刻允许在si和sio2之间进行非常有选择性的蚀刻，具有这种蚀刻所期望的各向同性蚀刻行为。
132.穿过另一竖直沟道结构113，蚀刻介质(例如，sf6气体)到达在另一竖直沟道结构113 内暴露并且能够接近的第二材料和第三材料的单独层102、103。这里，蚀刻介质相对于第三材料的单独层103选择性地在横向方向上移除第二材料的单独层102，使得在选择性地移除第二材料的单独层102之后，仅保留第三材料的单独层103。这意味着从层堆叠100中蚀除第二材料的单独层102。
133.图3m示出了在选择性地蚀除第二材料的单独层102之后形成的层堆叠100。这里，仅保留第三材料的单独层103。同时在第三材料的保留的单独层103之间在已经被移除的第二材料的单独层102原本所在的位置处形成空隙109。第三材料的保留的单独层103由支撑结构105支撑。
134.图3n示出了任选的进一步工艺步骤，在该工艺步骤结束时产生三维集成的半导体存储器1000。第四材料尤其可以经由另一竖直沟道结构113引入到在保留的第三材料的单独层 103之间形成的空隙109中。这里，第四材料的单独层104各自形成在保留的单独层103之间的这些空隙109内。这产生了竖直层堆叠100，其中第三材料的单独层103以及第四材料的单独层104彼此上下交替堆叠。
135.第四材料可以不同于第三材料。优选地，第四材料可以包括钨、钴、钼、掺杂硅和钌的组中的至少一种组分，或者可以由钨、钴、钼、掺杂硅和钌的组中的至少一种组分组成。第四材料的单独层104可以形成现在产生的三维集成半导体存储器1000的字线。
136.三维集成半导体1000特别地可以是3d nand闪速存储器。根据可能的实施例，三维集成半导体1000因此可以是例如3d nand闪速存储器。
137.栅极nand结构可以集成在支撑结构105中的一个中，或者可以在用第四材料(例
如，钨)填充层堆叠100之后通过在层堆叠100中产生另一竖直沟道结构并用相应的层占据该另一竖直沟道结构来产生。
138.对于本文中描述的本发明方法，其被示出为当第一材料的单独层101包括锗(ge)或硅锗(sige)或者由锗(ge)或硅锗(sige)组成时是特别有利的。借助于干法蚀刻方法，特别是通过应用hcl气体，可以非常精确地蚀刻ge或sige，并且此外，它相对于例如硅(作为单独层102的材料)具有非常高的选择性。此外，硅以及硅锗二者都是导电的，使得这些材料非常适合通过应用本文中所描述的阳极蚀刻工艺来产生竖直沟道结构112(沟道孔)。在常规技术中，使用氧化硅和氮化硅的单独层。然而，由于氮化硅不导电，这里不能应用阳极蚀刻方法。
139.阳极蚀刻中的显著优点是非常高的各向异性，即不再发生常规技术中已知的漏斗形颈缩 (图1f)。由此，竖直沟道结构112可以穿过显著更多的单独层101、102来产生，从而可以显著增加层堆叠10的存储容量。
140.因此，本文所描述的方法的基本思想在于通过阳极蚀刻产生具有极高纵横比和高均匀性的竖直沟道结构112(例如，孔或所谓的沟道孔)。
141.为此，需要导电/半导体材料。层序列可以由例如作为多层外延生长的si/sige层101、 102组成(数百层的序列)。本发明不限于结晶层，因为阳极蚀刻方法也适用于非晶材料。对于多层系统来说，这两种材料都是半导电的并且可以通过不同的蚀刻行为进行选择性蚀刻是决定性的。蚀刻选择性对于闪存单元的后续生产是很重要的。
142.作为si
–
sige的替代，可以使用具有以下特性的不同材料系统：具有数百个不同级别a
‑ꢀ
b-a-b-......的层堆叠100可以从两种不同的材料a和b产生。整个层堆叠100具有导电性，使得可以通过阳极蚀刻对其进行定向蚀刻，从而可以产生竖直沟道结构112(沟道孔)。材料 a和b对于不同的蚀刻介质具有不同的蚀刻行为，使得对于后续的蚀刻，材料a可以相对于材料b被选择性蚀刻，反之亦然(工艺顺序：(1)生产材料a和b的多层堆叠，(2)沟道孔蚀刻，(3)a相对于b的选择性蚀刻以产生存储器单元)。
143.通过使用阳极蚀刻，可以选择获得极大的纵横比。此外，还可以选择在具有许多层的层系统中进行孔沟道蚀刻。
144.根据可能的实施例，在阳极蚀刻方法的应用期间，可以将具有预定波长的直接光源引导至层堆叠100以增加层堆叠100中的电荷载流子密度，从而支持定向阳极蚀刻工艺。
145.光源是直接引导至层堆叠100上的直接光源。除了在工艺室(例如，洁净室)中以其他方式存在的空间照明之外，还提供该光。光源可以具有例如大于层堆叠100的单独层101、 102的相应材料的带隙的预定波长。
146.由光源发射的光子可以激发相应的单独层101、102中的电子。由此，可以增加相应的单独层101、102中的电荷载流子密度。由于增加了电荷载流子密度，因此可以优化阳极蚀刻工艺。这意味着例如可以加速阳极蚀刻工艺，和/或可以增加定向蚀刻效果，即可以增加阳极蚀刻工艺的各向异性。
147.如果在晶片上产生更多的层堆叠100，则可以将光源引导至晶片上以照亮位于其上的层堆叠100。
148.上述实施例仅仅用于说明本发明的原理。应当理解的是，对在本文中描述的布置和细节的修改和变化对于本领域的其他技术人员来说是显而易见的。因此，本发明的意图
是仅受所附权利要求的范围限制，而不受通过本文中的实施例的描述和解释而呈现的特定细节限制。
149.尽管已经在装置的上下文中描述了一些方面，但是明显的是，这些方面也表示对应方法的描述，使得装置的块或设备也对应于相应的方法步骤或方法步骤的特征。类似地，在方法步骤的上下文中描述的方面也表示对应装置的对应块或细节或特征的描述。