半导体结构及其制作方法、存储器系统与流程

1.本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法、存储器系统。


背景技术：

2.动态随机存取存储器(dram，dynamic random access memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1t1c的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。
3.随着动态随机存取存储器的尺寸不断缩小，晶体管的尺寸不断缩小。如何形成存储容量较大、尺寸较小且性能较高的动态随机存取存储器，成为亟待解决的问题。
4.公开内容
5.本公开实施例提出一种半导体结构及其制作方法、存储器系统。
6.根据本公开的一个方面，提供了一种半导体结构，包括：
7.有源柱阵列，包括沿第一方向和第二方向呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区和第二有源区，所述第三方向为所述沟道区延伸的方向；所述第一方向与所述第二方向相交且均与所述第三方向垂直；
8.第一存储结构，位于所述有源柱阵列的第一侧，与所述第一有源柱的第一有源区电连接；
9.第二存储结构，位于所述有源柱阵列的第二侧，与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第三方向相对的两侧；所述第一有源柱在第一平面投影的几何中心与所述第一存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱在第一平面投影的几何中心与所述第二存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面与所述第三方向垂直；
10.第一位线，位于所述有源柱阵列的第二侧，与所述第一有源柱的第二有源区连接；
11.第二位线，位于所述有源柱阵列的第一侧，与所述第二有源柱的第一有源区连接；所述第一位线以及所述第二位线均沿所述第一方向延伸。
12.上述方案中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第一方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。
13.上述方案中，所述行有源柱包括在所述第一方向交替排布的第一行有源柱和第二行有源柱；
14.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第一有源柱电连接的两个第一存储结构在第二平面投影的几何中心存在偏移；
15.和/或，
16.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第二有源柱电连接的两个第二存储结构在第二平面投影的几何中心存在偏移；所述第二平面与所述第一方向垂直。
17.上述方案中，与第一行有源柱电连接的多个第一存储结构中，相邻的两个第一存储结构在所述第一平面投影的几何中心分别为c1、c2；与第一行有源柱相邻的第二行有源柱电连接的多个第一存储结构中，与c1、c2距离之和最小的第一存储结构在所述第一平面投影的几何中心为c3，所述c1、c2、c3的连线呈等边三角形；
18.和/或，
19.与第一行有源柱电连接的多个第二存储结构中，相邻的两个第二存储结构在所述第一平面投影的几何中心分别为c4、c5；与第一行有源柱相邻的第二行有源柱电连接的多个第二存储结构中，与c4、c5距离之和最小的第二存储结构在所述第一平面投影的几何中心为c6，所述c4、c5、c6的连线呈等边三角形。
20.上述方案中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影重叠。
21.上述方案中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影部分重叠。
22.上述方案中，所述第一位线与沿第一方向排布的同一列的所述第一有源柱的第二有源区均连接；
23.所述第二位线与沿第一方向排布的同一列的所述第二有源柱的第一有源区均连接。
24.上述方案中，所述第一位线位于所述有源柱阵列与所述第二存储结构之间，所述第二位线位于所述有源柱阵列与所述第一存储结构之间。
25.上述方案中，所述半导体结构还包括：
26.第一接触结构，位于所述有源柱阵列与所述第一存储结构之间，用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；所述第一接触结构在所述第一平面投影的几何中心与所述第一有源柱在所述第一平面投影的几何中心重叠；
27.第二接触结构，位于所述有源柱阵列与所述第二存储结构之间，用于将所述第二有源柱的第二有源区与所述第二存储结构电连接；所述第二接触结构在所述第一平面投影的几何中心与所述第二有源柱在所述第一平面投影的几何中心重叠。
28.上述方案中，所述半导体结构包括动态随机存取存储器，所述第一存储结构以及第二存储结构均包括存储电容。
29.根据本公开的另一个方面，提供了一种存储器系统，包括：一个或多个如上述方案中任一方案所述的半导体结构；以及
30.存储器控制器，其与所述半导体结构耦接并控制所述半导体结构。
31.根据本公开的再一个方面，提供了一种半导体结构的制作方法，所述方法包括：
32.形成有源柱阵列，所述有源柱阵列包括沿第一方向和第二方向呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区和第二有源区，所述第三方向为所述沟道区延伸的方向；所述第一方向与所述第二方向相交且均与所述第三方向垂直；
33.在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；
34.在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第三方向相对的两侧；所述第一位线以及所述第二位线均沿所述第一方向延伸；所述第一有源柱在第一平面投影的几何中心与所述第一存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱在第一平面投影的几何中心与所述第二存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面垂直所述第三方向。
35.上述方案中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第一方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。
36.上述方案中，所述行有源柱包括在所述第一方向交替排布的第一行有源柱和第二行有源柱；
37.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第一有源柱电连接的两个第一存储结构在第二平面投影的几何中心存在偏移；
38.和/或，
39.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第二有源柱电连接的两个第二存储结构在第二平面投影的几何中心存在偏移；所述第二平面与所述第一方向垂直。
40.上述方案中，与第一行有源柱电连接的多个第一存储结构中，相邻的两个第一存储结构在所述第一平面投影的几何中心分别为c1、c2；与第一行有源柱相邻的第二行有源柱电连接的多个第一存储结构中，与c1、c2距离之和最小的第一存储结构在所述第一平面投影的几何中心为c3，所述c1、c2、c3的连线呈等边三角形；
41.和/或，
42.与第一行有源柱电连接的多个第二存储结构中，相邻的两个第二存储结构在所述第一平面投影的几何中心分别为c4、c5；与第一行有源柱相邻的第二行有源柱电连接的多个第二存储结构中，与c4、c5距离之和最小的第二存储结构在所述第一平面投影的几何中心为c6，所述c4、c5、c6的连线呈等边三角形。
43.上述方案中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影重叠。
44.上述方案中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影部分重叠。
45.上述方案中，所述第一位线与沿第一方向排布的同一列的所述第一有源柱的第二有源区均连接；
46.所述第二位线与沿第一方向排布的同一列的所述第二有源柱的第一有源区均连接。
47.上述方案中，形成第二位线以及第一存储结构，包括：
48.在所述有源柱阵列的第一侧形成第二位线；
49.在所述第二位线上形成第一存储结构；
50.形成第一位线以及第二存储结构，包括：
51.在所述有源柱阵列的第二侧形成第一位线；
52.在所述第一位线上形成第二存储结构。
53.上述方案中，所述方法还包括：
54.在形成所述第一存储结构之前，在所述有源柱阵列的第一侧形成第一接触结构；所述第一接触结构用于将所述第一有源柱的第一有源区与所述第一存储结构电连接，所述第一接触结构在所述第一平面投影的几何中心与所述第一有源柱在所述第一平面投影的几何中心重叠；
55.在形成所述第二存储结构之前，在所述有源柱阵列的第二侧形成第二接触结构；所述第二接触结构用于将所述第二有源柱的第二有源区与所述第二存储结构电连接，所述第二接触结构在所述第一平面投影的几何中心与所述第二有源柱在所述第一平面投影的几何中心重叠。
56.本公开实施例提供了一种半导体结构及其制作方法、存储器系统，所述半导体结构的制作方法包括：形成有源柱阵列，所述有源柱阵列包括沿第一方向和第二方向呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区和第二有源区，所述第三方向为所述沟道区延伸的方向；所述第一方向与所述第二方向相交且均与所述第三方向垂直；在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第三方向相对的两侧；所述第一位线以及所述第二位线均沿所述第一方向延伸；所述第一有源柱在第一平面投影的几何中心与所述第一存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱在第一平面投影的几何中心与所述第二存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面与所述第三方向垂直。本公开实施例中，在有源柱阵列沿第三方向相对的两侧分别形成第一存储结构、第二存储结构，并在有源柱阵列沿第三方向相对的两侧分别形成第一位线以及第二位线，第一方面，由于第一位线以及第二位线分别设置于有源柱阵列沿第三方向相对的两侧，因此每一侧的位线数量减少，这样使得相邻的第一位线以及相邻的第二位线之间的距离均增大，使得相邻的第一位线之间的寄生电容以及相邻的第二位线之间的寄生电容均减小，从而提高存储器的性能；第二方面，由于第一存储结构和第二存储结构分别设置于沿第三方向相对的两侧，使得可用于设置第一存储结构以及第二存储结构的面积增大，从而使得在形成存储容量较大的存储结构时的工艺难度减小；另外，本公开实施例中，第一有源柱在第一平面投影的几何中心与所述第一存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱在第一平面投影的几何中心与所述第二存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移，这样有利于节省存储器的面积，有利于器件小型化。
附图说明
57.图1a为相关技术中采用平面晶体管形成的dram存储单元的结构示意图；
58.图1b为相关技术中采用填埋式沟道晶体管形成的dram存储单元的结构示意图；
59.图1c为本公开实施例提供的一种半导体结构的立体结构示意图；
60.图2a为本公开实施例中提供的一种dram晶体管的电路连接示意图；
61.图2b为本公开实施例中提供的一种存储单元阵列的电路连接示意图；
62.图3为本公开实施例提供的一种半导体结构的制造方法的流程示意图；
63.图4-图21为本公开实施例提供的一种半导体结构的制造过程的剖面示意图。
具体实施方式
64.为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
65.在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
66.可以理解的是，本公开中的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
67.此外，为了便于描述，可以在本文中使用诸如“在
……
上”、“在
……
之上”、“在
……
上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
68.在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
69.在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
70.在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
71.本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的
至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。
72.但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
73.相关技术中，主流存储器的晶体管包括平面晶体管(planar)和填埋式沟道晶体管(buried channel array transistor，bcat)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上源极和漏极均位于栅极的水平两侧。图1a为包括平面晶体管的半导体结构的立体结构示意图；图1b为包括填埋式沟道晶体管的半导体结构的立体结构示意图。如图1a和图1b所示，相关技术中的晶体管的源极s和漏极d分别位于栅极g的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的面积都较大。
74.另外，由于晶体管可以制备在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，dram。通常，dram是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容构成，即dram是1个晶体管(t，transistor)和1个电容(c，capacitor)(1t1c)的结构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。如图1a和图1b所示，dram存储单元中的晶体管的源极(或漏极)与位线连接，漏极(或源极)与电容连接。对于采用bcat形成的芯片，通常使用板上芯片封装(chips on board，cob)的方式进行封装，以形成存储器。由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，dram存储单元中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(word line，wl)和晶体管之间连接等，从而导致dram存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
75.图1c为本公开实施例提供的一种半导体结构的立体结构示意图；如图1c所示，半导体结构包括存储单元阵列124、外围电路125以及将存储单元阵列以及外围电路连接的互连线126。
76.图2a为本公开实施例中提供的一种采用1t1c的架构的电路连接示意图；如图2a所示，晶体管t的漏极与位线(bl，bit line)电连接，晶体管t的源极与电容c的其中一个电极板电连接，电容c的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管t的栅极与字线连接；通过字线wl施加电压控制晶体管t导通或截止，位线bl用于在晶体管t导通时，对所述晶体管t执行读取或写入操作。图2b为本公开实施例中提供的一种存储单元阵列的电路连接示意图，如图2b所示，dram配备有行访问选通(ras)线输入和列访问选通(cas)线输入，它们借助于存储单元的行地址和列地址来选址一个特定的存储单元，以便读和写该单元。
77.随着存储器的发展，动态随机存取存储器的尺寸在不断缩小，形成存储容量较大且性能较高的动态随机存取存储器的工艺难度越来越大。
78.基于此，为解决上述问题，本公开实施例提供了一种半导体结构的制作方法，能够形成存储容量较大、尺寸较小且性能较高的动态随机存取存储器，并且工艺难度相对较小。
79.本公开实施例还提供了一种半导体结构的制作方法。图3为本公开实施例提供的半导体结构的制作方法的流程示意图。如图3所示，本公开实施例提供的半导体结构的制作
方法包括以下步骤：
80.s100：形成有源柱阵列，所述有源柱阵列包括沿第一方向和第二方向呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区和第二有源区，所述第三方向为所述沟道区延伸的方向；所述第一方向与所述第二方向相交且均与所述第三方向垂直；
81.s200：在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；
82.s300：在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第三方向相对的两侧；所述第一位线以及所述第二位线均沿所述第一方向延伸；所述第一有源柱在第一平面投影的几何中心与所述第一存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱在第一平面投影的几何中心与所述第二存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面与所述第三方向垂直。
83.应当理解，图3中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3中所示的各步骤可以根据实际需求进行顺序调整。图4至图21为本公开实施例提供的一种半导体结构的制作过程的截面示意图。需要说明的是，图4至图21为一个完整的反映半导体结构的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。下面结合图3、图4至图21，对本公开实施例提供的半导体结构的制作方法进行详细地说明。
84.在步骤s100中，主要是形成有源柱阵列，所述有源柱阵列包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区和第二有源区，所述第三方向为所述沟道区延伸的方向。
85.在一些实施例中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第一方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。
86.在一些具体示例中，所述方法还包括：在每一行有源柱的一侧形成字线。
87.在一些具体示例中，所述行有源柱包括在第一方向交替排布的第一行有源柱和第二行有源柱；相邻的第一行有源柱和第二行有源柱构成一个行有源柱单元，且在所述第一方向上相邻的所述行有源柱单元之间设置有介质层；
88.所述方法还包括：形成多个第一栅极结构以及多个第二栅极结构；其中，每个所述第一栅极结构均位于所述第一行有源柱沿所述第一方向的两侧中远离所述介质层的一侧，每个所述第二栅极结构均位于所述第二行有源柱沿所述第一方向的两侧中远离所述介质层的一侧。
89.在一些具体示例中，形成字线包括：
90.在所述第一栅极结构沿所述第一方向的两侧中远离所述第一行有源柱的一侧形成第一字线；
91.在所述第二栅极结构沿所述第一方向的两侧中远离所述第二行有源柱的一侧形成第二字线；所述第一字线及所述第二字线均沿所述第二方向延伸。
92.下面结合图4至图7对形成有源柱阵列以及第一字线、第二字线、第一栅极结构、第二栅极结构的过程进行详细介绍。
93.如图4以及图5所示，提供半导体层，半导体层具有在半导体层的厚度方向相对设置的第一面以及第二面，从第一面去除部分半导体层的材料，形成多个第一凹槽，所述第一凹槽沿第一方向延伸，所述第一凹槽将半导体层划分成多个半导体条101。
94.这里，图5示出了在图4的aa’位置的截面图，且图4中未示出第一绝缘层115。
95.在一些具体示例中，所述半导体层可以包括衬底，所述衬底可以包括单质半导体材料衬底(例如为硅(si)衬底、锗(ge)衬底等)、复合半导体材料衬底(例如为锗硅(sige)衬底等)、绝缘体上硅(soi)衬底、绝缘体上锗(geoi)衬底等。优选地，所述衬底为硅衬底。
96.在一些具体示例中，形成半导体条101后还包括在第一凹槽中填充第一绝缘层115，所述第一绝缘层115的材料包括但不限于氧化硅、氮化硅。
97.在一些具体示例中，填充第一绝缘层115的方法包括但不限于物理气相沉积(pvd，physical vapor deposition)工艺、化学气相沉积(cvd，chemical vapor deposition)工艺、原子层沉积(ald，atomic layer deposition)等工艺。
98.接下来，如图6以及图7所示，去除部分第一绝缘层115以及部分半导体条101的材料，形成多个第二凹槽，所述多个第二凹槽沿第二方向延伸，在第二凹槽中形成第一栅极结构106、第二栅极结构107、第一字线110以及第二字线111。
99.在一些具体示例中，所述第三方向可以理解为在图4-图21中示出的z轴方向，可以理解的是第三方向并不限于z轴方向。所述第二方向可以理解为在图4-图21中示出的x轴方向，可以理解的是第二方向并不限于x轴方向。所述第一方向可以理解为在图4-图21中示出的y轴方向，可以理解的是第一方向并不限于y轴方向。
100.这里，所述第二方向与所述第一方向相交可以理解为，第二方向与第一方向的夹角小于等于90度。在一些具体示例中，第二方向与第一方向的夹角等于90度。
101.在一些具体示例中，第一栅极结构106以及第二栅极结构107均包括栅极以及栅极氧化层。栅极的材料包括但不限于多晶硅、导电金属或者导电合金，导电金属可包括钛、氮化钛、钼、钨或者铜等。栅极氧化层的材料包括但不限于氧化硅。形成栅极氧化层的方法包括但不限于pvd、cvd、ald等工艺。
102.接下来，再去除部分第一绝缘层115以及部分半导体条101的材料，形成多个第三凹槽127(如图6中虚线框中所示的位置)，所述多个第三凹槽127沿第二方向延伸，第二凹槽以及第三凹槽共同将半导体条101划分成多个第一有源柱102和多个第二有源柱104，第三凹槽位于相邻的两个行有源柱之间。
103.如图6以及图7所示，第一有源柱102以及第二有源柱104的第一有源区103均靠近第一侧，第一有源柱102以及第二有源柱104的第二有源区105均靠近第二侧，形成的第一有源柱102和第二有源柱104构成沿第二方向排布的若干列有源柱和沿第一方向排布的若干行有源柱，每一行有源柱中的第一有源柱102和第二有源柱104交替排布，每一列有源柱包括第一有源柱102或第二有源柱104。行有源柱包括在第一方向交替排布的第一行有源柱108和第二行有源柱109，相邻的第一行有源柱108和第二行有源柱109构成一个行有源柱单
元，且在后续工艺制程中在第三凹槽内会填充介质层，使得第一方向上相邻的行有源柱单元之间可以通过介质层隔开，第一栅极结构106位于第一行有源柱108的沟道区沿第一方向的两侧中远离介质层的一侧，第二栅极结构107位于第二行有源柱109的沟道区沿第一方向的两侧中远离介质层的一侧。第一字线110形成在第一栅极结构106沿第一方向的两侧中远离第一行有源柱108的沟道区的一侧，第二字线111形成在第二栅极结构107沿第一方向的两侧中远离第二行有源柱109的沟道区的一侧，且第一字线110及第二字线111均沿第二方向延伸。
104.这里，图7示出了在图6的aa’位置的截面图，为了更清楚的展示出第一栅极结构106、第二栅极结构107、第一有源柱102、第二有源柱104、第一字线110、第二字线111的位置关系，图6所示出的俯视图为透视图，且省略了第一绝缘层115。
105.需要说明的是，图6以及图7中所示的第一有源柱102和第二有源柱104在第二方向交替排布，但图6以及图7只是示例性的给出了一种第一有源柱102和第二有源柱104的排布情况，但并不用于限定本公开实施例中第一有源柱102和第二有源柱104的排布情况。
106.在一些具体示例中，形成第一凹槽、第二凹槽、第三凹槽的方法均包括但不限于干法等离子体刻蚀工艺。
107.接下来，在第三凹槽中形成介质层，在一些具体示例中，在介质层中形成有空腔，用于隔离相邻的晶体管，减小相邻晶体管的相互干扰。在另一些具体示例中，介质层中可以填埋金属屏蔽层，金属屏蔽层上会施加固定电压，用以减小相邻晶体管的互相干扰。
108.在一些具体示例中，在形成第一有源柱102和第二有源柱104之后，可以在第一有源柱102和第二有源柱104沿半导体层的厚度方向的两个端部形成第一有源区103和第二有源区105。
109.在一些具体示例中，第一有源区103以及第二有源区105之间的有源柱构成晶体管的沟道区，栅极氧化层位于栅极与沟道区之间，用于电隔离沟道区和栅极，减小晶体管的热载流子效应。
110.这里，第一有源区103可以为晶体管的源极或漏极，第二有源区105也可以为晶体管的源极或漏极。示例性的，第一有源柱102的第一有源区103可以为源极，第一有源柱102的第二有源区105可以为漏极；第二有源柱104的第一有源区103可以为漏极，第二有源柱104的第二有源区105可以为源极。
111.在一些具体示例中，形成第一有源区103以及第二有源区105的方法包括但不限于掺杂工艺和扩散工艺等。在一些具体示例中，形成的半导体结构可以为n型晶体管；也可以为p型晶体管。
112.在n型晶体管中，源极、漏极的掺杂类型均为n型掺杂；在p型晶体管中，源极、漏极的掺杂类型均为p型掺杂。示例性的，当掺杂类型为p型掺杂时，p型杂质源可以是硼(b)、铝(al)等，且p型杂质源不限于此；当掺杂类型为n型掺杂时，n型杂质源可以是磷(p)、砷(as)等，且n型杂质源不限于此。
113.需要说明的是，上述实施例示例性的列举了字线以及栅极结构的形成方式，但字线以及栅极结构的形成方式不限于此。在另一些具体示例中，所述栅极结构环绕所述有源柱，所述字线环绕所述栅极隔离结构。
114.在步骤s200中，主要是形成第一存储结构以及第二位线。
115.在一些实施例中，所述行有源柱包括在所述第一方向交替排布的第一行有源柱和第二行有源柱；
116.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第一有源柱电连接的两个第一存储结构在第二平面投影的几何中心存在偏移。
117.在一些实施例中，与第一行有源柱电连接的多个第一存储结构中，相邻的两个第一存储结构在所述第一平面投影的几何中心分别为c1、c2；与第一行有源柱相邻的第二行有源柱电连接的多个第一存储结构中，与c1、c2距离之和最小的第一存储结构在所述第一平面投影的几何中心为c3，所述c1、c2、c3的连线呈等边三角形。
118.在一些实施例中，所述第二位线与沿第一方向排布的同一列的所述第二有源柱的第一有源区均连接。
119.在一些实施例中，形成第二位线以及第一存储结构，包括：
120.在所述有源柱阵列的第一侧形成第二位线；
121.在所述第二位线上形成第一存储结构。
122.在一些实施例中，所述方法还包括：
123.在形成所述第一存储结构之前，在所述有源柱阵列的第一侧形成第一接触结构；所述第一接触结构用于将所述第一有源柱的第一有源区与所述第一存储结构电连接，所述第一接触结构在所述第一平面投影的几何中心与所述第一有源柱在所述第一平面投影的几何中心重叠。
124.下面结合图8至图12对形成第一存储结构以及第二位线的具体过程进行详细介绍。
125.如图8以及图9所示，在有源柱阵列的第一侧也就是在半导体层的第一面上形成第二位线113，第二位线113沿第一方向延伸，第二位线113与第二有源柱104的第一有源区103连接。在一些具体示例中，可以通过在预设位线位置形成金属线来形成位线。所述金属线包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。
126.可以理解的是，同一列有源柱中的第二有源柱104共用同一条第二位线113，且第一有源柱102和第二有源柱104在第二方向交替排布，第一有源柱102的第一位线112在后续工艺中会设置在有源柱阵列的第二侧，每一条第二位线113之间在后续工艺中会形成第一接触结构120，相邻的第二位线113之间的距离较大，从而使得相邻的第二位线113之间的寄生电容较小；同理后续工艺中形成的相邻第一位线112之间的距离较大，从而第一位线112之间的寄生电容较小；从而可以提高存储器的性能。
127.这里，图9示出了在图8的aa’位置的截面图，为了更清楚的展示出第一栅极结构106、第二栅极结构107、第一有源柱102、第二有源柱104、第一字线110、第二字线111、第二位线113的位置关系，图8所示出的俯视图为透视图，且省略了第一绝缘层115以及介质层。
128.这里，有源柱阵列的第一侧以及下文中有源柱阵列的第二侧为有源柱阵列沿第三方向相对设置的两侧。
129.可以理解的是，位线bl用于在晶体管导通时，对所述晶体管及相连接的存储结构执行读取或写入操作。
130.接下来，如图10所示，在有源柱阵列上形成第二绝缘层116，所述第二位线113位于第二绝缘层116中，在第二绝缘层116中形成第一接触结构120，第一接触结构120用于将第
一有源柱102的第一有源区103与后续工艺中形成的第一存储结构122电连接。
131.这里的连接与电连接可以理解为，连接指两部分物理接触从而直接连接，而电连接指两部分通过其它部分实现间接连接。
132.这里，所述第一接触结构120在所述第一平面投影的几何中心与所述第一有源柱102在所述第一平面投影的几何中心重叠。
133.需要说明的是，本公开实施例中的重叠是指在设计上就设计成了重叠，而由于工艺导致的偏差本公开实施例忽略不计。
134.在一些具体示例中，形成第一接触结构120的具体过程包括：在第二绝缘层116中形成接触孔，在接触孔中填充导电材料，从而形成第一接触结构120。
135.在一些具体示例中，所述第二绝缘层116的材料包括但不限于氮化硅、氧化硅。形成第二绝缘层116的方法包括但不限于pvd、cvd、ald。
136.接下来，如图11以及图12所示，在第二绝缘层116上形成第三绝缘层117，并在第三绝缘层117中形成第一存储结构122，第一存储结构122通过第一接触结构120与第一有源柱102的第一有源区103电连接。
137.这里，图12示出了在图11的aa’位置的截面图，为了更清楚的展示出第一栅极结构106、第二栅极结构107、第一有源柱102、第二有源柱104、第一字线110、第二字线111、第二位线113、第一存储结构122的位置关系，图11所示出的俯视图为透视图，且省略了部分结构。
138.在一些具体示例中，所述第三绝缘层117的材料包括但不限于氮化硅、氧化硅。形成第三绝缘层117的方法包括但不限于pvd、cvd、ald。
139.如图11以及图12所示，所述第一有源柱102在第一平面投影的几何中心与所述第一存储结构122在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面与所述第三方向垂直。
140.需要说明的是，本公开实施例中的偏移是指在设计时就设计的偏移，而由于工艺因素导致的偏移不在本公开实施例保护的范围内。
141.这里，由于第一接触结构120在所述第一平面投影的几何中心与所述第一有源柱102在所述第一平面投影的几何中心重叠，因此，第一接触结构120在第一平面投影的几何中心与所述第一存储结构122在所述第一平面投影的几何中心沿第二方向存在偏移。
142.这里，与相邻的第一行有源柱108和第二行有源柱109中属于同一列有源柱的两个第一有源柱102电连接的第一存储结构122在第二平面投影的几何中心存在偏移；所述第二平面与所述第一方向垂直。也就是说，与第一行有源柱108电连接的第一存储结构122和与第二行有源柱109电连接的第一存储结构122的偏移方向相反。如图11所示，与虚线框所框出的两个第一存储结构122电连接的是同一列有源柱的有源柱，与第一行有源柱108电连接的第一存储结构122在第一平面投影的几何中心均沿着第一有源柱在第一平面投影的几何中心的负x轴方向偏移，而与第二行有源柱109电连接的第一存储结构122在第一平面投影的几何中心均沿着第一有源柱在第一平面投影的几何中心的正x轴方向偏移。
143.可以理解的是，与第一行有源柱108电连接的第一存储结构122和与第二行有源柱109电连接的第一存储结构122的偏移方向相反，这样使得与第一行有源柱108电连接的第一存储结构122和与第二行有源柱109电连接的第一存储结构122之间的距离较大，在形成
存储容量相同的半导体结构时，半导体结构在第一方向的尺寸减小，从而可以缩小半导体结构的面积，有利于器件小型化发展。
144.如图11所示，与第一行有源柱108电连接的多个第一存储结构122中，相邻的两个第一存储结构122在所述第一平面投影的几何中心分别为c1、c2；与第一行有源柱108相邻的第二行有源柱109电连接的多个第一存储结构122中，与c1、c2距离之和最小的第一存储结构122在所述第一平面投影的几何中心为c3，所述c1、c2、c3的连线呈等边三角形。
145.可以理解的是，当c1、c2、c3的连线呈等边三角形，第一存储结构分布的更加均匀，这样使得半导体结构的面积利用率较大。
146.在一些具体示例中，形成第一存储结构122可以包括以下步骤：在第一接触结构120上形成存储结构孔；在存储结构孔中形成第一存储结构122，例如形成存储电容。
147.在一些具体示例中，存储电容可以呈现多种结构。示例性地，所述存储电容可以包括杯形电容cup、圆筒形电容cyl、支柱形电容pil。其中，杯形电容cup、圆筒形电容cyl、支柱形电容pil均包括底电极、顶电极以及位于底电极和顶电极之间的电介质层。
148.在一些具体示例中，底电极与所述第一有源柱102的第一有源区103电连接，所述杯形电容cup的顶电极可以接1/2vcc，所述杯形电容cup的底电极可用于存储写入的数据。
149.需要说明的是，在杯形电容cup、圆筒形电容cyl、支柱形pil中所述底电极的面积相等的情况下，圆筒形电容cyl的顶电极的面积最大，杯形电容cup和支柱形pil的顶电极的面积次之。基于此，实际应用中，可以采用圆筒形电容cyl作为存储器的存储单元，有利于提高存储器的集成度。
150.可以理解的是，在有源柱阵列的第一侧形成第一存储结构122，在后续工艺中在有源柱阵列的第二侧形成第二存储结构123，第一存储结构122与第一有源柱102的第一有源区103连接，第二存储结构123与第二有源柱104的第二有源区105连接，且第一有源柱102和第二有源柱104在第二方向上交替排布，且第一有源柱102和第二有源柱104的第一有源区103均位于同一侧，第一有源柱102和第二有源柱104的第二有源区105均位于同一侧，这样使得在存储器的整体占用面积不变的前提下，第一存储结构122和第二存储结构123各自占用的面积增大，一方面，可以使得形成存储容量较大的第一存储结构122和第二存储结构123的工艺难度减小，另一方面，可以形成存储容量更大的第一存储结构122和第二存储结构123。
151.在步骤s300中，主要是形成第一位线以及第二存储结构。
152.在一些实施例中，与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第二有源柱电连接的两个第二存储结构在第二平面投影的几何中心存在偏移；所述第二平面与所述第一方向垂直。
153.在一些实施例中，与第一行有源柱电连接的多个第二存储结构中，相邻的两个第二存储结构在所述第一平面投影的几何中心分别为c4、c5；与第一行有源柱相邻的第二行有源柱电连接的多个第二存储结构中，与c4、c5距离之和最小的第二存储结构在所述第一平面投影的几何中心为c6，所述c4、c5、c6的连线呈等边三角形。
154.在一些实施例中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影重叠。
155.在一些实施例中，所述第一存储结构在所述第一平面的投影与所述第二存储结构
在所述第一平面的投影部分重叠。
156.在一些实施例中，所述第一位线与沿第一方向排布的同一列的所述第一有源柱的第二有源区均连接。
157.在一些实施例中，形成第一位线以及第二存储结构，包括：
158.在所述有源柱阵列的第二侧形成第一位线；
159.在所述第一位线上形成第二存储结构。
160.在一些实施例中，所述方法还包括：
161.在形成所述第二存储结构之前，在所述有源柱阵列的第二侧形成第二接触结构；所述第二接触结构用于将所述第二有源柱的第二有源区与所述第二存储结构电连接，所述第二接触结构在所述第一平面投影的几何中心与所述第二有源柱在所述第一平面投影的几何中心重叠。
162.下面结合图13至图21对第一位线以及第二存储结构的形成过程进行详细介绍。
163.在一些具体示例中，如图13所示，所述方法还包括：在第一存储结构122的第一侧键合承载层114，承载层114的材料包括但不限于氧化硅。
164.可以理解的是，在后续工艺中需要在有源柱阵列的第二侧也就是半导体层的第二面进行工艺操作，需要将半导体层进行翻转，使得第一存储结构122置于下方，承载层114可以对第一存储结构122、第二位线113、第一接触结构120进行保护，防止在后续工艺过程中第一存储结构122、第二位线113、第一接触结构120受到损坏。
165.如图14所示，对半导体层的第二面进行减薄处理，使得暴露出第一有源柱102以及第二有源柱104的第二有源区105。
166.在一些具体示例中，对半导体层的第二面进行减薄处理包括但不限于化学机械研磨(cmp，chemical mechanical polishing)工艺、刻蚀工艺。
167.接下来，如图15以及图16所示，在第二面上形成第一位线112，第一位线112沿第一方向延伸，且第一位线112与第一有源柱102的第二有源区105连接。这里，图16示出了在图15的aa’位置的截面图，为了更清楚的展示出第一栅极结构106、第二栅极结构107、第一有源柱102、第二有源柱104、第一字线110、第二字线111、第二位线113、第一存储结构122、第一位线112的位置关系，图15所示出的俯视图为透视图，且省略了部分结构。
168.接下来，如图17所示，在第二面上形成第四绝缘层118，第一位线112位于第四绝缘层118中，在第四绝缘层118中形成第二接触结构121，第二接触结构121用于将第二有源柱104的第二有源区105与后续工艺中形成的第二存储结构123电连接。
169.这里，所述第二接触结构121在所述第一平面投影的几何中心与所述第二有源柱104在所述第一平面投影的几何中心重叠。
170.在一些具体示例中，所述第四绝缘层118的材料包括但不限于氮化硅、氧化硅。形成第四绝缘层118的方法包括但不限于pvd、cvd、ald。
171.接下来，如图18以及图19所示，在第四绝缘层118上形成第五绝缘层119，并在第五绝缘层119中形成第二存储结构123，第二存储结构123通过第二接触结构121与所述第二有源柱104的第二有源区105电连接。
172.这里，图19示出了在图18的aa’位置的截面图，为了更清楚的展示出第一栅极结构106、第二栅极结构107、第一有源柱102、第二有源柱104、第一字线110、第二字线111、第二
位线113、第一存储结构122、第一位线112、第二存储结构123的位置关系，图18所示出的俯视图为透视图，且省略了部分结构。
173.在一些具体示例中，所述第五绝缘层119的材料包括但不限于氮化硅、氧化硅。形成第三绝缘层117的方法包括但不限于pvd、cvd、ald。
174.第二存储结构123与第一存储结构122的结构与制造方法类似，这里不再赘述。
175.如图18以及图19所示，所述第二有源柱104在第一平面投影的几何中心与所述第二存储结构123在所述第一平面投影的几何中心沿所述第二方向存在偏移。
176.这里，由于第二接触结构121在所述第一平面投影的几何中心与所述第二有源柱104在所述第一平面投影的几何中心重叠，因此，第二接触结构121在第一平面投影的几何中心与所述第二存储结构123在所述第一平面投影的几何中心沿第二方向存在偏移。
177.这里，与相邻的第一行有源柱108和第二行有源柱109中属于同一列有源柱的两个第二有源柱104电连接的两个第二存储结构123在第二平面投影的几何中心存在偏移。也就是说，与第一行有源柱108电连接的第二存储结构123和与第二行有源柱109电连接的第二存储结构123的偏移方向相反。
178.如图18所示，与虚线框所框出的两个第二存储结构123电连接的是同一列有源柱的有源柱，与第一行有源柱108电连接的第二存储结构123在第一平面投影的几何中心均沿着第二有源柱在第一平面投影的几何中心的负x轴方向偏移，而与第二行有源柱109电连接的第二存储结构123在第一平面投影的几何中心均沿着第二有源柱在第一平面投影的几何中心的正x轴方向偏移。
179.可以理解的是，与第一行有源柱电连接的第二存储结构和与第二行有源柱电连接的第二存储结构的偏移方向不同，这样使得与第一行有源柱电连接的第二存储结构和与第二行有源柱电连接的第二存储结构之间的距离较大，在形成存储容量相同的半导体结构时，半导体结构在第一方向的尺寸减小，从而可以缩小半导体结构的面积，有利于器件小型化发展。
180.在一些具体示例中，所述第一存储结构122与所述第二存储结构123在所述第一平面的投影部分重叠。如图18以及图19所示，与同一行有源柱电连接的第一存储结构和第二存储结构沿相同的方向偏移，示例性的如图18以及图19中所示，与第一行有源柱108电连接的第一存储结构122以及第二存储结构123均沿负x轴方向偏移，这样使得第一存储结构122与第二存储结构123在第一平面的投影部分重叠。
181.在另一些具体示例中，所述第一存储结构122与所述第二存储结构123在所述第一平面的投影重叠。如图20以及图21所示，与同一行有源柱电连接的第一存储结构122和第二存储结构123沿相反的方向偏移，示例性的如图20以及图21中所示，与第一行有源柱108电连接的第一存储结构122沿负x轴方向偏移，与第一行有源柱108电连接的第二存储结构123沿正x轴方向偏移，这样使得第一存储结构122与第二存储结构123在第一平面的投影重叠。
182.如图18所示，与第一行有源柱电连接的多个第二存储结构123中，相邻的两个第二存储结构123在所述第一平面投影的几何中心分别为c4、c5；与第一行有源柱相邻的第二行有源柱电连接的多个第二存储结构123中，与c4、c5距离之和最小的第二存储结构123在所述第一平面投影的几何中心为c6，所述c4、c5、c6的连线呈等边三角形。
183.可以理解的是，当c4、c5、c6的连线呈等边三角形，第二存储结构分布的更加均匀，
这样使得半导体结构的面积利用率较大。
184.在一些具体示例中，(有源柱的pitch)2：(字线的pitch)2：(位线的pitch)2为1:3:4。
185.这里，有源柱的pitch可以理解为同一行有源柱中相邻的第一有源柱的几何中心和第二有源柱的几何中心的间距。字线的pitch可以理解为相邻的两个第一字线的几何中心的距离的一半，或相邻的两个第二字线的几何中心的距离的一半。位线的pitch可以理解为相邻的第一位线的几何中心之间的距离或相邻的第二位线的几何中心之间的距离。
186.需要说明的是，上述实施例所给出的(有源柱的pitch)2：(字线的pitch：)2:(位线的pitch)2的值仅为示例性的示范，并不用于限定本公开中(有源柱的pitch)2：(字线的pitch)2：(位线的pitch)2的值。
187.在一些具体示例中，所述半导体结构包括动态随机存取存储器，所述第一存储结构122以及第二存储结构123均包括存储电容。
188.本公开实施例提供了一种半导体结构的制作方法，包括：形成有源柱阵列，所述有源柱阵列包括沿第一方向和第二方向呈阵列排布的第一有源柱102和第二有源柱104，所述第一有源柱102和所述第二有源柱104均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区103和第二有源区105，所述第三方向为所述沟道区延伸的方向；所述第一方向与所述第二方向相交且均与所述第三方向垂直；在所述有源柱阵列的第一侧分别形成第二位线113以及第一存储结构122；所述第二位线113与所述第二有源柱104的第一有源区103连接，所述第一存储结构122与所述第一有源柱102的第一有源区103电连接；在所述有源柱阵列的第二侧分别形成第一位线112以及第二存储结构123；所述第一位线112与所述第一有源柱102的第二有源区105连接，所述第二存储结构123与所述第二有源柱104的第二有源区105电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第三方向相对的两侧；所述第一位线以及所述第二位线均沿所述第一方向延伸；所述第一有源柱102在第一平面投影的几何中心与所述第一存储结构122在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱104在第一平面投影的几何中心与所述第二存储结构123在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面与所述第三方向垂直。本公开实施例中，在有源柱阵列沿第三方向相对的两侧分别形成第一存储结构122、第二存储结构123，并在有源柱阵列沿第三方向相对的两侧分别形成第一位线112以及第二位线113，第一方面，由于第一位线112以及第二位线113分别设置于有源柱阵列沿第三方向相对的两侧，因此每一侧的位线数量减少，这样使得相邻的第一位线112以及相邻的第二位线113之间的距离均增大，使得相邻的第一位线112之间的寄生电容以及相邻的第二位线113之间的寄生电容均减小，从而提高存储器的性能；第二方面，由于第一存储结构122和第二存储结构123分别设置于沿第三方向相对的两侧，使得可用于设置第一存储结构122以及第二存储结构123的面积增大，从而使得在形成存储容量较大的存储结构时的工艺难度减小；另外，本公开实施例中，所述第一有源柱102在第一平面投影的几何中心与所述第一存储结构122在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱104在第一平面投影的几何中心与所述第二存储结构123在所述第一平面投影的几何中心沿所述第二方向存在偏移，这样有利于节省存储器的面积，有利于器件小型化。
189.根据本公开的另一方面，本公开实施例还提供了一种半导体结构，包括：有源柱阵列，包括沿第一方向和第二方向呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第三方向相对两端的第一有源区和第二有源区，所述第三方向为所述沟道区延伸的方向；所述第一方向与所述第二方向相交且均与所述第三方向垂直；第一存储结构，位于所述有源柱阵列的第一侧，与所述第一有源柱的第一有源区电连接；第二存储结构，位于所述有源柱阵列的第二侧，与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第三方向相对的两侧；所述第一有源柱在第一平面投影的几何中心与所述第一存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；和/或，所述第二有源柱在第一平面投影的几何中心与所述第二存储结构在所述第一平面投影的几何中心沿所述第二方向存在偏移；所述第一平面与所述第三方向垂直；第一位线，位于所述有源柱阵列的第二侧，与所述第一有源柱的第二有源区连接；第二位线，位于所述有源柱阵列的第一侧，与所述第二有源柱的第一有源区连接；所述第一位线以及所述第二位线均沿所述第一方向延伸。
190.本公开实施例提供的半导体结构包括各种类型的存储器。例如，nand闪存(flash)、nor flash、dram、静态随机存取存储器(static random access memory，sram)和相变存储器(phase-change memory，pcm)。
191.在一些实施例中，所述半导体结构包括动态随机存取存储器，所述第一存储结构以及第二存储结构均包括存储电容。
192.本公开实施例中，只是示例性地列举了一些常见的存储器，本公开的保护范围不限于此，任何包含本公开实施例提供的半导体结构的存储器均属于本发明的保护范围。
193.在一些实施例中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第一方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。
194.在一些实施例中，所述行有源柱包括在所述第一方向交替排布的第一行有源柱和第二行有源柱；
195.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第一有源柱电连接的两个第一存储结构在第二平面投影的几何中心存在偏移；
196.和/或，
197.与相邻的第一行有源柱和第二行有源柱中属于同一列有源柱的两个第二有源柱电连接的两个第二存储结构在第二平面投影的几何中心存在偏移；所述第二平面与所述第一方向垂直。
198.在一些实施例中，与第一行有源柱电连接的多个第一存储结构中，相邻的两个第一存储结构在所述第一平面投影的几何中心分别为c1、c2；与第一行有源柱相邻的第二行有源柱电连接的多个第一存储结构中，与c1、c2距离之和最小的第一存储结构在所述第一平面投影的几何中心为c3，所述c1、c2、c3的连线呈等边三角形；
199.和/或，
200.与第一行有源柱电连接的多个第二存储结构中，相邻的两个第二存储结构在所述第一平面投影的几何中心分别为c4、c5；与第一行有源柱相邻的第二行有源柱电连接的多个第二存储结构中，与c4、c5距离之和最小的第二存储结构在所述第一平面投影的几何中
心为c6，所述c4、c5、c6的连线呈等边三角形。
201.在一些实施例中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影重叠。
202.在一些实施例中，所述第一存储结构在所述第一平面的投影与所述第二存储结构在所述第一平面的投影部分重叠。
203.在一些实施例中，所述第一位线与沿第一方向排布的同一列的所述第一有源柱的第二有源区均连接；
204.所述第二位线与沿第一方向排布的同一列的所述第二有源柱的第一有源区均连接。
205.在一些实施例中，所述第一位线位于所述有源柱阵列与所述第二存储结构之间，所述第二位线位于所述有源柱阵列与所述第一存储结构之间。
206.在一些实施例中，所述半导体结构还包括：
207.第一接触结构，位于所述有源柱阵列与所述第一存储结构之间，用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；所述第一接触结构在所述第一平面投影的几何中心与所述第一有源柱在所述第一平面投影的几何中心重叠；
208.第二接触结构，位于所述有源柱阵列与所述第二存储结构之间，用于将所述第二有源柱的第二有源区与所述第二存储结构电连接；所述第二接触结构在所述第一平面投影的几何中心与所述第二有源柱在所述第一平面投影的几何中心重叠。
209.在一些具体示例中，所述半导体结构还包括字线；所述字线位于每一行有源柱的一侧。
210.在一些具体示例中，所述行有源柱包括在第一方向交替排布的第一行有源柱和第二行有源柱；相邻的第一行有源柱和第二行有源柱构成一个行有源柱单元，且在所述第一方向上相邻的所述行有源柱单元之间设置有介质层；
211.所述半导体结构还包括：多个第一栅极结构以及多个第二栅极结构；其中，每个所述第一栅极结构均位于所述第一行有源柱沿所述第一方向的两侧中远离所述介质层的一侧，每个所述第二栅极结构均位于所述第二行有源柱沿所述第一方向的两侧中远离所述介质层的一侧。
212.在一些具体示例中，所述字线包括：第一字线和第二字线；所述第一字线及所述第二字线均沿所述第二方向延伸；
213.所述第一字线位于所述第一栅极结构沿所述第一方向的两侧中远离所述第一行有源柱的一侧；
214.所述第二字线位于所述第二栅极结构沿所述第一方向的两侧中远离所述第二行有源柱的一侧。
215.上述实施例中提供的半导体结构在方法侧已详细介绍，这里不再赘述。
216.根据本公开的再一方面，本公开实施例还提供了一种存储器系统，包括：
217.一个或多个如上述实施例中所述的半导体结构；以及
218.存储器控制器，其与所述半导体结构耦接并控制所述半导体结构。
219.本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器。
220.在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
221.本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
222.本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。