等离子增强原子层沉积法及沟槽/孔的表面成膜方法与流程

1.本发明涉及半导体生产工艺领域，特别涉及一种改进的等离子增强原子层沉积法及沟槽/孔的表面成膜方法。


背景技术：

2.随着半导体元件的高集成化，随之而来的是追求2d层面的尺寸缩减与3d结构的高集成。尤其是3d层面半导体元件构造，要求高深宽比、薄且均一的膜，这在dram、flash和逻辑器件产品中很常见。这些器件中，在高深宽比的深沟或孔中常需要沉积绝缘膜，利用常规方法沉积(热原子层沉积法thermal ald、等离子增强原子层沉积法peald)得到的膜存在厚度不均匀、副产物等杂质残留的问题，沉积的膜形貌通常如图1所示，在沟槽顶部和侧壁厚度大，沟槽底部以及底部拐角处厚度小，这些情况容易造成器件不良。
3.为此，特提出本发明。


技术实现要素：

4.本发明的主要目的在于提供一种改进的等离子增强原子层沉积法，该方法能沉积出均匀性更好、杂质含量更少的薄膜，尤其适宜深沟槽或高深宽比的孔内沉积，例如dram、flash和逻辑器件中的绝缘膜、电解质膜或介电膜。
5.为了实现以上目的，本发明提供了以下技术方案。
6.一种改进的等离子增强原子层沉积法，包括：
7.在一个沉积循环中，在前驱体脉冲关闭或者反应物脉冲关闭后至少进行一次真空吹扫。
8.本发明通过将传统持续供应载气流的方式改为部分时间增加真空吹扫，并且是在前驱体脉冲关闭或者反应物脉冲关闭后至少进行一次真空吹扫，这样可以有效去除深沟槽或孔内的反应副产物、多余的前驱体或反应物，从而保证深沟槽或孔内的各处表面吸附的前驱体或反应物量相同，进而使形成的膜厚均一。
9.该方法主要用于对膜厚要求极薄的结构中，例如dram、flash和逻辑器件中的绝缘膜，尤其用于狭窄的沟槽或孔中具有显著优势。
10.一种沟槽/孔的表面成膜方法，包括：
11.提供半导体基底，所述半导体基底上形成有沟槽或孔；
12.在所述沟槽或孔内，采用上述的等离子增强原子层沉积法进行绝缘膜的沉积。
13.与现有技术相比，本发明达到了以下技术效果：
14.(1)提高了高深宽比的深沟槽或孔内沉积膜的均匀性；
15.(2)减少了沉积膜中反应副产物等杂质含量；
16.(3)改善了半导体器件特性。
附图说明
17.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
18.图1为现有技术在深沟槽中沉积的膜形貌；
19.图2为传统peald的工艺过程；
20.图3为本发明提供的改进后的peald工艺过程；
21.图4为本发明在深沟槽中沉积的膜形貌。
具体实施方式
22.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
23.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
24.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
25.peald是一种低温制备高质量超薄膜的有效手段，是将气相前驱体脉冲交替地通入反应室，并在沉积基体上发生表面化学吸附反应，从而逐层形成薄膜。前驱体在表面的化学吸附具有自限性和自饱和性的特点，因此可通过循环次数来控制薄膜厚度。传统的peald气流供应过程如图2所示，在整个沉积循环过程中，需要全程通入载气流(通常采用he、ne、ar等惰性气体)，以带走反应表面吸附的多余的前驱体和副产物等。它的一个单位循环内物质脉冲的供应方式如图2所示，先通入一个前驱体脉冲，然后载气流冲洗，再供应反应物脉冲，该脉冲与等离子是伴随的，在等离子设备作用下反应物转变为等离子体吸附到沉积表面，与前驱体反应，最后载气流冲洗，完成一个沉积循环。
26.虽然传统的peald含有惰性气体冲洗的过程，但仍无法满足高深宽比沟槽或孔内沉积的需求，沉积的膜厚不均匀问题严重、杂质多，为此，本发明提出以下改进的peald方法：
27.在一个沉积循环中，在前驱体脉冲关闭或者反应物脉冲关闭后至少进行一次真空吹扫；
28.或者，在前驱体脉冲关闭后和反应物脉冲关闭后都进行一次真空吹扫。
29.改进的方法相比传统peald增加真空吹扫的过程，以增加清洗力度，清洗的对象包括多余反应物、前驱体和副产物，从而提高膜厚均一性和降低杂质含量。
30.以深沟槽中沉积si3n4膜为例，硅源(包括但不限于sih4、sih2cl2、sihcl3、sicl4、
si2h6)即前驱体，氮气n2为反应物，利用本发明的peald方法沉积，其过程如图3所示：
31.在沉积之前可以先进行真空吹扫，去除杂质。
32.沉积开始，供应前驱体脉冲，供应时间t1，在此过程中通入惰性载气流，例如ar、he等。
33.然后真空吹扫，吹扫时间t2；控制真空吹扫的时间小于所述前驱体脉冲的时长，即t2＜t1，以便高效控制膜厚。
34.接着通入惰性载气流t3，t3优选小于t1，更优选t1＝t2+t3，每次所述前驱体脉冲的时长与所述反应物脉冲的时长优选基本相同，即t2＝t3，如此在深沟槽中沉积的膜形貌如图4所示，具有均匀的膜厚。
35.再通入反应物脉冲，供应时间t4；在这一步还可以同时通入等离子脉冲，进行掺杂改性。
36.然后真空吹扫，吹扫时间t2；再通入惰性载气流t3；
37.进入下一次沉积循环，如此循环直至沉积完成，最后可以进行真空吹扫，提高清洁度。
38.在实际生产工艺中，上述的t1、t2、t3和t4是可以任意调整的。
39.上文仅列举了氮化硅膜的沉积，但本发明的适用范围是很广的，包括但不限于氧化硅sio2、氧化铝al2o3、氧化钛tio2等绝缘膜，与此相应的前驱体和反应物类型也发生变化，本发明的工艺尤其适用于含氧或氮的反应物。
40.本发明上述绝缘膜的沉积方法可用于任意半导体结构中绝缘膜的沉积，尤其用于高深比的沟槽或孔中具有突出优势，沟槽包括但不限于隔离沟槽，孔包括但不限于电容孔。
41.以dram中的浅沟槽隔离为例，进行绝缘膜的沉积，具体过程如下。
42.第一步，在半导体衬底上形成浅沟槽。半导体衬底可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底。可以在半导体衬底上沉积一层氮化硅层，然后图案化此氮化硅层形成硬掩膜。接着蚀刻衬底，在相邻的元件之间形成高深宽比的沟槽。
43.第二步，采用的改进的peald工艺在沟槽中填充氧化硅，以形成元件隔离结构。具体地，将衬底置于沉积炉管中，先对沟槽进行真空吹扫，去除杂质；然后供应前驱体脉冲(包括但不限于sih4、sih2cl2、sihcl3、sicl4、si2h6)，供应时间t1，在此过程中通入惰性载气流，例如ar、he等；接着真空吹扫，吹扫时间t2；接着通入惰性载气流，通入时长t3；再通入反应物脉冲(氧气o2)，供应时间t4，在这一步还可以同时通入等离子脉冲，进行掺杂改性；然后真空吹扫，吹扫时间t2；再通入惰性载气流t3。上述为一个完整的沉积循环，每种气流的通入时长关系是t1＝t2+t3、t2＝t3，如此循环直至沉积完成，最后可以进行真空吹扫，提高清洁度。按照上述方法在深沟槽中沉积的绝缘膜具有均匀的膜厚。以dram中的电容孔为例，进行绝缘膜的沉积，具体过程如下。
44.第一步，在半导体衬底上形成电容孔。半导体衬底可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底。采用原子层沉积工艺、化学气相沉积工艺(cvd、ald、peald、lpcvd等)等沉积工艺于所述衬底的表面形成堆叠介质层。典型的堆叠介质层包括依次交替叠置的支撑膜及牺牲膜，所述支撑膜及所述牺牲膜的数量可根据需要设
定。后续形成贯穿支撑膜及牺牲膜暴露出电接触部的电容孔，形成电容孔的手段主要有掩膜刻蚀、光刻刻蚀等，在刻蚀过程中还可以借助掺杂改变刻蚀选择比。电容孔的形状是任意选择的，微型化的dram等器件中电容孔通常具有较大的深宽比。
45.第二步，接下来在电容孔内形下电极。可以采用化学沉积工艺(sfd、cvd、ald、peald等)、物理气相沉积工艺或等离子蒸气沉积工艺等沉积工艺形成下电极。所述下电极的材料主要采用不易氧化的金属氮化物(包括但不限于tin、tan、tisin、wn等)。
46.第三步，在下电极表面沉积氧化硅作为绝缘膜，采用与上文浅沟槽隔离相同的手段沉积氧化硅，同样可以达到膜厚均匀一致的效果。
47.第四步，之后形成上电极，还可以图形化支撑膜、去除牺牲膜等，最终形成电容。
48.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。