基于硅基微系统的三维封装方法与流程

1.本发明属于硅基微系统微组装技术领域，具体涉及一种基于硅基微系统的三维封装方法。


背景技术：

2.目前，受功能元件体积制约，传统tr组件的尺寸已接近小型化的天花板，发展三维集成技术是一个重要方向。面向硅基的三维集成是三维集成技术中一个重要的分支。
3.硅基三维集成是指将硅基、功能元件在z轴方向进行堆叠，利用tsv硅通孔进行信号传输，缩短传输路径，达到小体积、高集成的目的。
4.功能元件通常以导电胶粘结的方式固定在硅基上方，操作工艺要求导电胶略微溢出功能元件四周，以防胶量不够同时也便于检验。
5.然而随着集成度、复杂度的增加，硅基内部布线密度大增，功能元件腔的四周往往排布多个信号孔，导电胶极易溢出到硅片间的缝隙，导致信号孔与地短路。
6.解决此问题的传统途径有两种：一是严格控制操作工艺，即控制胶量和放置功能元件的力度，这对工艺提出了极高要求，在保证可靠性的前提下，胶量必须尽量少且涂抹非常均匀，操作人员必须谨慎操作，如有溢出短路必须返工，大大降低了生产效率。另外一种方式是设计时即进行避让，让信号孔远离功能元件腔体，但这样势必会浪费宝贵空间、降低微系统的集成度。
7.硅基封装理想状态下，导电胶应只存在于功能元件下方。实际操作流程是先涂覆导电胶，然后放入功能元件，在放入功能元件的过程中，导电胶会受挤压产生形变，向四周空隙溢出。如果胶量恰到好处，挤压力度也恰到好处，导电胶不会挤入两层硅基之间的缝隙中。但为了让四周导电胶可均匀溢出，满足可靠性需求，一般会涂覆稍多的导电胶。此时，导电胶极易扩散到两层硅基之间的缝隙中，导电胶与信号线孔接触，造成附近的信号孔短路。


技术实现要素：

8.本发明实施例提供一种基于硅基微系统的三维封装方法，旨在旨在解决功能元件粘接时导电胶外溢，导致与附近的信号孔短路，造成封装线路短路的问题。
9.为实现上述目的，本发明采用的技术方案是：提供一种基于硅基微系统的三维封装方法，所述方法包括：
10.步骤一，在掩膜版上制作预设闭环图形；
11.步骤二，在第一层硅基板的上表面上和/或第二层硅基板的下表面上，涂胶、光刻、显影，形成所述预设闭环图形；
12.步骤三，在所述第二层硅基板上刻蚀第一窗口；
13.步骤四，在所述预设闭环图形上先溅射种子层，再电镀，获得隔离环；
14.步骤五，所述第二层硅基板相对堆叠在所述第一层硅基板上，所述隔离环环绕所述第一窗口；
15.步骤六，在隔离环区域内涂胶，将芯片胶接在所述第一层硅基板上。
16.在一种可能的实现方式中，所述步骤一中，在掩膜版上同时制作预设定位图形，所述预设定位图形位于所述预设闭环图形的外面；
17.并在所述步骤二中，在第一层硅基板的上表面上和第二层硅基板的下表面上，形成所述预设定位图形；
18.并在所述步骤四中，在所述预设定位图形上先溅射种子层，再电镀，获得下微凸点和上微凸点；
19.并在所述步骤五中，所述上微凸点与所述下微凸点正对并键合。
20.在一种可能的实现方式中，所述隔离环至所述下微凸点或所述上微凸点的最短距离l1为25-35um。
21.在一种可能的实现方式中，所述第一层硅基板上的功能图形，距所述隔离环的外沿的宽度w1≥20um，形成环绕所述隔离环的隔离带。
22.在一种可能的实现方式中，所述隔离环的宽度w为18-22um。
23.在一种可能的实现方式中，所述隔离环的总高度h为4-6um。
24.在一种可能的实现方式中，所述隔离环的内侧距所述第一窗口侧壁的最短距离l为25-35um。
25.在一种可能的实现方式中，在第三层硅基板上制作第二窗口，所述第二窗口的尺寸大于所述第一窗口的尺寸。
26.在一种可能的实现方式中，所述方法还包括第三层硅基板、第二层硅基板及第一层硅基板三维堆叠；
27.芯片键合在所述第二层硅基板上；
28.在第三层硅基板上封装盖板。
29.本发明提供的基于硅基微系统的三维封装方法，与现有技术相比，有益效果在于：利用硅基mems工艺中凸点技术及圆片级键合的特点，在芯片周围设置了隔离环，芯片涂覆导电胶胶接时，由于隔离环能够对导电胶的溢流起到阻挡的作用，使导电胶只能在隔离环内，避免了导电胶外溢与周围的信号孔或电路图形相连导致封装器件短路的问题，同时，信号孔也无需再进行避让设计，这种结构应用到硅基封装中可极大提高生产效率以及产品的可靠性。
附图说明
30.图1为本发明实施例提供的第一层硅基板和第二层硅基板的结构示意图；
31.图2为本发明实施例提供的第二层硅基板的仰视结构示意图；
32.图3为本发明实施例提供的第一层硅基板的俯视结构示意图；
33.图4为本发明实施例提供的基于硅基微系统的三维封装结构的结构示意图；
34.图5为本实用新型实施例提供的基于硅基微系统的三维封装结构的尺寸标注结构示意图；
35.附图标记说明：
36.1、第一层硅基板；2、第二层硅基板；3、下微凸点；4、下隔离环；5、第一窗口；6、上微凸点；7、上隔离环；8、芯片胶接区；9、第三层硅基板；10、封装盖板；11、隔离环；12、芯片；13、
导电胶；14、第二窗口。
具体实施方式
37.为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
38.请一并参阅图1至图5，现对本发明提供的基于硅基微系统的三维封装方法进行说明。所述基于硅基微系统的三维封装方法，所述方法包括：
39.步骤一，在掩膜版上制作预设闭环图形；
40.步骤二，在第一层硅基板1的上表面上和/或第二层硅基板2的下表面上，涂胶、光刻、显影，形成预设闭环图形；
41.步骤三，在第二层硅基板2上刻蚀第一窗口5；
42.步骤四，在预设闭环图形上先溅射种子层，再电镀，获得隔离环11；
43.步骤五，第二层硅基板2相对堆叠在第一层硅基板1上，隔离环11环绕第一窗口5；
44.步骤六，在隔离环11区域内涂胶，将芯片12胶接在第一层硅基板1上。
45.本发明提供的基于硅基微系统的三维封装方法，利用硅基mems工艺中凸点技术及圆片级键合的特点，在芯片12周围设置了隔离环11，芯片12涂覆导电胶13胶接时，由于隔离环11能够对导电胶13的溢流起到阻挡的作用，使导电胶13只能在隔离环11内，避免了导电胶13外溢与周围的信号孔或电路图形相连导致封装器件短路的问题，同时，信号孔也无需再进行避让设计，这种结构应用到硅基封装中可极大提高生产效率以及产品的可靠性。
46.针对“第一层硅基板1或/和第二层硅基板2上设有隔离环11”需要解释的是，隔离环11的设置可以分为以下三种情况：第一种情况，隔离环11设置在第一层硅基板1上；第二种情况，隔离环11设置在第二层硅基板2上；第三种情况，隔离环11分为上隔离环7和下隔离环4，上隔离环7设置在第二层硅基板2上，下隔离环4设置在第一层硅基板1上，组装时上隔离环7和下隔离环4对位键合即可。其中上隔离环7和下隔离环4的宽度相等，高度尺寸可以不同。
47.其中，隔离环11的材质可以为金属金或金属锡。隔离环11保证为闭合环即可，至于形状，可以为规则的矩形、圆形和椭圆形，也可以为不规则的闭环，主要的目的在于在芯片12的周围形成阻挡导电胶13外溢的围挡即可。
48.为了提高上隔离环7和下隔离环4对位的准确性和便捷性，设置了定位结构，具体如下：参见图1至图5，在步骤一中，在掩膜版上同时制作预设定位图形，预设定位图形位于预设闭环图形的外面；
49.并在步骤二中，在第一层硅基板1的上表面上和第二层硅基板2的下表面上，形成预设定位图形；
50.并在步骤四中，在预设定位图形上先溅射种子层，再电镀，获得下微凸点3和上微凸点6；
51.并在步骤五中，上微凸点6与下微凸点3正对并键合。上微凸点6和下微凸点3的制作也可以借助金属化过孔内的金属柱外凸直接形成。
52.在一些实施例中，如图5所示，隔离环11至下微凸点3或上微凸点6的最短距离l1为
25-35um。例如，l1为25um、26um、27um、28um、29um、30um、32um、33um、34um等，25-35um中的任一值。
53.在一些实施例中，如图5所示，第一层硅基板1上的功能图形，距隔离环11的外沿的宽度w1≥20um，形成环绕隔离环11的隔离带。换言之，就是在隔离环11外设置空白区，空白区内不能设置任何图形，以提升隔离环11的隔离效果。
54.在一些实施例中，如图5所示，隔离环11的宽度w为18-22um。例如，宽度w为19um、20um、21um等，18-22um中的任一值。其中，宽度w为沿左右方向或上下方向的隔离环11的断面尺寸。
55.在一些实施例中，如图5所示，隔离环11的总高度h为4-6um。例如，隔离环11的高度h为4um、4.5um、5um、5.5um、6um等，4-6um中的任一值。隔离环11的高度h为硅基板堆叠方向的高度。
56.在一些实施例中，如图5所示，隔离环11的内侧距第一窗口5侧壁的最短距离l为25-35um。例如，l为25um、26um、27um、28um、29um、30um、32um、33um、34um等，25-35um中的任一值。
57.结合上面的各尺寸限定，说明如下：在第一层硅基板1的上面通过刻蚀做出环形金属图形，也即隔离环11，理论上来说该隔离环11越细，距离第一窗口5边缘越近，越节省空间，越有实际应用价值。但实际硅基加工工艺的精度以及对接的可靠性决定了该隔离环11的尺寸下限，经过反复试验，该隔离环11尺寸取宽度20um，高度5um，距离第一窗口5的距离30um为最佳。如果没有隔离环11，第二层硅基板2的信号孔及走线往往要避开第一窗口5边缘几百um才能避免短路，而设置了隔离环11，大大降低了信号孔到芯片12的距离，节省了空间，利于器件的小型化，提高了成品率，也提高了硅基的布线面积。
58.在一些实施例中，如图4所示，在第三层硅基板9上制作第二窗口14，第二窗口14的尺寸大于第一窗口5的尺寸。其中，第一窗口5和第二窗口14构成芯片12封装腔；本实施例还可以设置的硅基板不局限于三层、四层或五层，层数的设计及层高根据设计的需要而定。
59.在一些实施例中，如图4所示，方法还包括第三层硅基板9、第二层硅基板2及第一层硅基板1三维堆叠；
60.芯片12键合在第二层硅基板2的芯片胶接区8上；
61.在第三层硅基板9上封装盖板10。
62.通过封装盖板10，完成对芯片12的三维封装。
63.利用本实施例提供的方法制备的三维封装结构，在第一层硅基板1上涂覆
64.导电胶13，粘接芯片12，用金丝连接第二层硅基板2上的芯片12。导电胶135将无法透过隔离环11围成的区域，不会造成周边电路的短路。装配完成后无需担心胶量是否过多，是否影响周围信号的传输，极大提高了装配自动化的程度及可靠性。
65.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
66.0以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发
67.明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。