专利名称：测试装置的制作方法
技术领域：
本发明关于一种对电子元件进行测试的测试装置。对认可参照文献的组入的国家，可将下述申请中所记述的内容利用参照加入本申请中，作为本申请的记述的一部分。
日本专利早期公开的特愿2003-322092申请日2003年9月12日背景技术在习知技术中，对半导体电路等电子元件进行测试的测试装置，藉由在电子元件上施加一定的图案而进行测试。测试装置包括向电子元件施加预先所确定的图案和测试速率等的测试模组、用于控制测试模组向电子元件施加图案等的时序的时序控制模组。
测试模组依据应测试的电子元件的接脚数设置有多数个，而且时序控制模组设置有多数个象用于产生测试开始时序的模组、用于产生图案施加时序的模组等这样的模组。在习知技术中，时序控制模组依据其机能而分别构成。
与本发明相关的专利文献等，因为现在没有认识，所以省略其说明。
如前所述，在习知技术中，因为是将时序控制模组依据其机能而构成，所以需要制造多数个种类的时序控制模组，导致制造成本的上升。而且，各个时序控制模组的通用性低，使电子元件的测试效率低下。为了解决这种问题，考虑在各个模组设置能够实现全部机能的构成，并使各模组的机能可以转换。藉此，可只由同种的模组进行电子元件的测试。
但是，为了测试电子元件所必需的机能涉及多种，而且为了实现各个机能需要多个接脚，如要以1个模组实现所有的机能，会使模组的接脚数变得庞大，是不现实的。因此，考虑利用具有同一构成的多数个模组，实现所有的机能。但是，在这种情况下，又产生必须取得各个模组间的同步的问题。
而且，作为其他的课题，在由不同的制造方所制造的测试模组间，有时从信号的输入到输出的时间等的特性不同，所以难以同时使用这些测试模组。而且，有时时序控制模组要从多数个测试模组分别获取故障资料等，且将对多数个故障资料进行逻辑运算并汇总的多数个资料，对多数个测试模组进行分配。即使在这种情况下，各个汇总处理、各个分配处理，也需要同步进行。在如上所述，测试装置利用多数个信号提供部30、多数个测试模组14进行电子元件的测试的情况下，需要由它们之间的信号的授受而取得同步。
而且，为了进行各个汇总处理、分配处理，需要多个暂存器，导致电路规模和成本的增大。所以，需要降低暂存器数目。而且，为了进行汇总处理、分配处理，需要多根信号线，但如在半导体基板上形成多根信号线，则需要对电路配置进行研讨。
发明内容
为了解决上述课题，在本发明形态中提供了一种测试装置，测试一电子元件。测试装置包括多数个测试模组，把用于测试电子元件的测试图案供给至电子元件；产生基准时脉的基准时脉产生部；产生电路，根据基准时脉，产生使测试模组动作的时序信号；多数个时序提供部，对应测试模组而设置，并将时序信号供给到对应的测试模组，以及控制部，使各测试模组依照时序信号输出测试图案的时序约略相同，以此方式控制时序提供部供给到各测试模组的时序信号的相位。
其中各时序提供部包括多个正反器，接收时序信号，并根据基准时脉，以依次地接收传送时序信号的方式串联着；以及时序信号选择部，接收各正反器所输出的时序信号，从接收的时序信号中任选一个提供给测试模组，藉此以调整供给至测试模组的时序信号的相位。其中控制部是控制时序信号选择部选择时序信号中的一个。
上述测试装置更可包括基准时脉用可变延迟电路，设于基准时脉产生部与正反器之间，使基准时脉延迟并供给至正反器。其中控制部使基准时脉用可变延迟电路的延迟量依次变化，并检测出时序信号的值发生变化的时序与正反器中的任一个正反器所取出的时序信号的值约略相同时的基准时脉用可变延迟电路的延迟量，并将基准时脉用可变延迟电路的延迟量设定在检测出的延迟量至偏离约略基准时脉的半周期的延迟量之间。
上述测试装置更可包括多个返回电路，对应测试模组而设置，从对应的测试模组接收故障时序信号，并将故障时序信号输出至时序提供部，其中故障时序信号表示电子元件所输出的输出图案发生故障的时序。控制部是使各返回电路输出故障时序信号的时序约略相同，以此方式控制返回电路。
其中各返回电路包括多个正反器，接收故障时序信号，并根据基准时脉，以依次地接收传送故障时序信号的方式串联着；以及返回信号选择部，接收各正反器所输出的故障时序信号，从接收的故障时序信号中任选一个提供给时序提供部，藉此以调整供给至时序提供部的故障时序信号的时序。其中控制部控制该返回信号选择部选择故障时序信号其中之一。
上述测试装置更可包括返回用可变延迟电路，设于测试模组与正反器之间，使故障时序信号延迟并供给至正反器。其中控制部使返回用可变延迟电路的延迟量依次变化，并检测出故障时序信号的值发生变化的时序与正反器中的任一个正反器所取出的故障时序信号的值约略相同时的返回用可变延迟电路的延迟量。并将返回用可变延迟电路的延迟量设定在检测出的延迟量至偏离约略基准时脉的半周期的延迟量之间。
其中返回电路可透过时序提供部把故障时序信号提供给各测试模组。上述测试装置更可包括汇总电路，接收返回电路所输出的故障时序信号，并根据故障时序信号进行逻辑运算。其中时序提供部是将汇总电路的逻辑运算的结果提供给对应的测试模组亦可。
另外，上述发明的概要并未列举本发明的所有必要特征，这些特征群的子集也可成为发明。
如利用本发明，可依照多数个测试模组的特性而容易地调整给予测试模组的时序信号的相位。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1所示为关于本发明的实施形态的测试装置100的构成的一个例子。
图2所示为开关矩阵20的构成的一个例子。
图3所示为信号提供部30及时脉控制电路70的构成的一个例子。
图4所示为回圈电路110的构成的一个例子。
图5所示为基准时脉分配电路80的构成的一个例子。
图6所示为在从图3至图5中所说明的，多数个信号提供部30输出时序信号的时序的调整方法的一个例子的流程图。
图7所示为时序信号和基准时脉的关系，其中图7(a)所示为不对基准时脉用可变延迟电路36的延迟量进行调整的情况的一个例子，图7(b)所示为对基准时脉用可变延迟电路36的延迟量进行调整的情况的一个例子。
图8所示为相位调整电路50的构成的一个例子。
图9所示为产生电路48及时序信号分配电路56的构成的一个例子。
图10所示为汇总电路46及时序信号分配电路56的构成的一个例子。
图11(a)～11(c)所示为多数个汇总部160及多数个分配部140的，在半导体基板(未图示)上的配置例，其中图11(a)～图11(c)分别表示多数个汇总部160及多数个分配部140的，在半导体基板上的配置的一个例子。
图12所示为多数个正反器部186及多数个选择部188的构成的一个例子。
图13所示为在控制部12上所设置的，用于控制多数个暂存器部146的写入控制电路的构成的一个例子。
10基准时脉产生部 12控制部14测试模组 16元件接触部18分配器 20开关矩阵22测试板 30信号提供部32计数器部 34返回用可变延迟电路36基准时脉用可变延迟电路 38正反器40返回电路 42多数个正反器44返回信号选择部 46汇总电路48产生电路 50相位调整电路52多数个正反器 54时脉选择部56时序信号分配电路 60时序提供部62多数个正反器 64时序信号选择部66同步电路 70时脉控制电路72正反器 74选择部76计数器 78逻辑电路80基准时脉分配电路 82分配器84及闸电路 86或闸电路88分配器 90输出部100测试装置 110回圈电路112、114基准时脉选择部 116或闸电路117及闸电路 118分配器119正反器120汇流排122正反器124分配电路126正反器130运算电路132正反器134或闸电路136正反器140分配部142正反器144分配器146暂存器部 148及闸电路150或闸电路 152正反器160汇总部162暂存器部164及闸电路 166或闸电路168移位暂存器部 172、174、178、180、186正反器188选择部190及闸电路200电子元件 202选择器204写入部206、208正反器
210及闸电路212要求信号储存部214主选择部216及闸电路218、220正反器 222计数器224选择器 226及闸电路228重置部 230第一分配点232第二分配点 234基准时脉通过路径236相位调整用可变延迟电路 250或闸电路258主从选择部具体实施方式
下面，通过发明的实施形态对本发明进行说明，但是以下的实施形态并不对关于权利要求第的发明进行限定，而且实施形态中所说明的特征的所有组合也未必是发明的解决方法所必须的。
图1所示为关于本发明的实施形态的测试装置100的构成的一个例子。测试装置100对多数个电子元件(200-1～200-n，以下统称200)进行测试。测试装置100包括基准时脉产生部10、控制部12、多数个测试模组(14-1～14-48，以下统称14)、元件接触部16及开关矩阵20。
元件接触部16为例如载置多数个电子元件200的测试头，将多数个测试模组14与多数个电子元件200电气连接。各个测试模组14分别与1个或多数个电子元件200电气连接。而且，各个电子元件200分别与1个或多数个测试模组14电气连接。例如，测试模组14及电子元件200分别具有预先确定的数目的输出入接脚，并分别对应接脚数使测试模组14和电子元件200被连接。
而且，测试模组14也可为将接收的测试图案，提供对应的电子元件200的模组。在本例中，各个测试模组14分别从控制部12预先接收测试图案，并在与从开关矩阵20分别接收的时序信号对应的时序，将测试图案提供到电子元件200。而且，测试模组14根据电子元件200输出的信号，也可判定电子元件200的好坏。在这种情况下，测试模组14既可具有用于储存电子元件200的故障资料的故障记忆体，也可将故障资料提供到控制部12。
基准时脉产生部10产生预先所确定的频率的基准时脉。测试装置100的各构成要素依据该基准时脉进行动作。开关矩阵20根据基准时脉，产生相位不同的多数个时序信号，并分别提供测试模组14。即，开关矩阵20藉由向测试模组14提供时序信号，可对各个测试模组14动作的时序进行控制。
控制部12对开关矩阵20将哪个相位的时序信号提供各个测试模组14进行控制。而且，控制部12预先将测试图案提供各个测试模组14。控制部12也可为例如工作站等主电脑。而且，控制部12也可具有多数个主电脑。在这种情况下，各个主电脑被分别分配以应进行测试的电子元件200，并控制与所分配的电子元件200连接的测试模组14、及向该测试模组14所提供的时序信号的相位。
图2所示为开关矩阵20的构成的一个例子。开关矩阵20具有多数个测试板(22-1、22-2，以下统称22)。在测试板22上设置有基准时脉分配电路80、时脉控制电路70、多数个信号提供部(30-1～30-16，以下统称30)、多数个输出部90及回圈电路110。对回圈电路110及时脉控制电路70的构成及动作，将在后面的图3中进行说明。
基准时脉分配电路80接收基准时脉产生部10所产生的基准时脉，并对开关矩阵20的各构成要素进行分配。信号提供部30根据作为输入信号被输入的基准时脉，输出用于测试电子元件200的输出信号。例如，信号提供部30通过输出部90，向测试模组14提供用于表示在电子元件200上施加测试图案的时序的时序信号、用于表示开始电子元件200的测试的时序的时序信号、用于表示停止电子元件200的测试的时序的时序信号、用于表示取入电子元件200的故障资料的时序的时序信号等。
在本例中，各个信号提供部30根据所输入的基准时脉，将相位不同的多数个时序信号作为前述的输出信号而产生。而且，控制部12对分别将信号提供部30所产生的多数个时序信号中的哪个时序信号提供测试模组14，在各个信号提供部30中进行转换。藉此，例如各个测试模组14可控制向电子元件200提供测试图案的时序。而且，信号提供部30与时序信号同步，输出用于时序信号的产生的基准时脉。
而且，多数个信号提供部30被预先分配以象对电子元件200施加测试图案的时序的控制、开始电子元件200的测试的时序的控制、停止电子元件200的测试的时序的控制、取入电子元件200的故障资料的时序的控制等这样的机能。而且，各个信号提供部30为具有同一构成的积体电路，具有藉由转换动作模式而执行前述所有机能的电路构成。该动作模式由控制部12进行控制。这样，藉由使各个信号提供部30的构成相同，可使信号提供部30的通用性提高。
而且，根据信号提供部30的接脚数，如使一个信号提供部30具有能够执行前述所有机能的电路构成，有时信号提供部30的输出入接脚数会不足。在这种情况下，藉由组合多数个信号提供部30，可解决输出入接脚不足的问题。例如，测试装置100如图2所示，使信号提供部30-1和信号提供部30-2组合进行动作。本例的控制部12在信号提供部30的各个组合上，分配上述机能的某一个并使其动作。
多数个输出部90与多数个测试模组14对应设置，并从多数个信号提供部30中的某一个接收时序信号，且将所接收的时序信号提供对应的测试模组14。分别从哪个信号提供部30向输出部90提供时序信号，由控制部12依据各个测试模组14的机能、及各个信号提供部30的机能进行控制。
测试装置100因为利用多数个信号提供部30、多数个测试模组14进行电子元件200的测试，所以利用它们间的信号的授受而取得同步为佳。本例中的测试装置100进行以下调整。
(1)多数个信号提供部30输出时序信号的时序的调整(2)依据测试模组14的特性的时序信号的相位的调整(3)在使多数个信号提供部30进行组合的情况下的，各个信号提供部30所接收的基准时脉的相位的调整首先，对多数个信号提供部30输出时序信号的时序的调整，利用图3到图6进行说明。
图3所示为信号提供部30及时脉控制电路70的构成的一个例子。信号提供部30具有时序信号分配电路56、汇总电路46、产生电路48、多数个返回电路40、多数个时序提供部60、相位调整电路50、基准时脉用可变延迟电路36、正反器38、计数器部32及基准时脉通过路径234。而且，时脉控制电路70具有正反器72、选择部74、计数器76及逻辑电路78。
基准时脉通过路径234从基准时脉产生部10，通过基准时脉分配电路80接收基准时脉并向回圈电路110输出。基准时脉通过路径234具有用于将接收的基准时脉分配到信号提供部30的各个部分的多数个分配点，而设于信号提供部30上的正反器等，依据该基准时脉进行动作。
基准时脉用可变延迟电路36设在基准时脉通过路径234上，并使基准时脉延迟。基准时脉用可变延迟电路36较基准时脉通过路径234上的多数个分配点，设于上流为佳。通过基准时脉通过路径234的基准时脉，被输入回圈电路110中。
回圈电路110使各个信号提供部30输出的基准时脉回圈，并通过基准时脉分配电路80，作为输入信号输入到输出各个基准时脉的信号提供部30中。回圈电路110使依次选择的各个基准时脉，沿大致相同的路径回圈并输入信号提供部30为佳。测试装置100藉由测定该回圈的周期，而检测出各个信号提供部30输出时序信号的时序的差异。藉由对各个信号提供部30输出时序信号的时序进行调整，即使从多数个信号提供部30向多数个测试模组14提供时序信号，也可使多数个测试模组同步进行动作。
图4所示为回圈电路110的构成的一个例子。回圈电路110具有多数个基准时脉选择部(112-1～112-4、114-1～114-2)、或闸电路116、及闸电路117、正反器119及分配器118。回圈电路110接收多数个信号提供部30输出的基准时脉，并依次选择接收的基准时脉且使其回圈。
在本例中，多数个基准时脉选择部(112-1～112-4、114-1～114-2)及或闸电路116，依次选择多数个基准时脉中的一基准时脉。及闸电路117将所选择的基准时脉和正反器119输出的信号的逻辑积(logic product)，向分配器118输出。正反器119控制是否进行基准时脉的回圈。在正反器119中，从控制部12接收用于控制是否进行基准时脉的回圈的信号，并依据从分配器18所接收的基准时脉的反转信号，输出该信号。分配器118使及闸电路117输出的基准时脉，沿基准时脉分配电路80进行回圈。回圈电路110使依次选择的各个基准时脉，分别沿相同路径在基准时脉分配电路80中进行回圈。藉此，能够降低各个信号提供部30的周期测定误差。
图5所示为基准时脉分配电路80的构成的一个例子。基准时脉分配电路80具有分配器82、及闸电路84、或闸电路86及分配器88。分配器82从基准时脉产生部10接收基准时脉，并回应依据该基准时脉进行动作的构成要素分配基准时脉。及闸电路84从分配器82接收基准时脉，并输出从后述的时脉控制电路70所接收的信号与基准时脉的逻辑积。即，及闸电路84根据从时脉控制电路70所接收的信号，选择是否使基准时脉通过。
或闸电路86输出从及闸电路84接收的基准时脉与由回圈电路110被回圈的基准时脉的逻辑和(logic sum)。如测定回圈的周期，则时脉控制电路70进行控制，以向及闸电路84输入L逻辑，并不使基准时脉产生部10所提供的基准时脉通过。如不测定回圈的周期，则时脉控制电路70向及闸电路84输入H逻辑。分配器88将或闸电路86输出的基准时脉，提供到多数个信号提供部30。如测定回圈的周期，则分配器88向进行回圈周期的测定的信号提供部30提供接收的基准时脉。
而且，回圈电路110使从一个信号提供部30接收的基准时脉连续回圈为佳。即，使各个基准时脉在一定时间内回圈多数次为佳。计数器部32(参照图3)对在一定时间内基准时脉回圈多少次进行计数，并根据计数结果，测定与使回圈电路110依次被回圈的基准时脉对应的信号提供部30的周期。
例如，计数器部32从分配器82接收基准时脉，并在对该基准时脉的脉冲进行一定次数的计数期间，计测回圈电路110使基准时脉回圈多少次。在这种情况下，向计数器部32输入利用回圈电路110进行回圈的基准时脉。
然后，计数器部32根据这些计数结果，在各个信号提供部30中，测定从输入信号(基准时脉)被输入开始到回圈信号(基准时脉)被输入为止的周期。藉由使基准时脉回圈多数次，可更加精度良好地测定各个信号提供部30的周期。例如，回圈电路110使各个基准时脉回圈4000次左右为佳。
控制部12根据计数器部32测定的各个信号提供部30的周期，控制在各个信号提供部30所设置的基准时脉用可变延迟电路36的延迟时间，使各个信号提供部30的周期大致相同。利用这种控制，能够减少因多数个信号提供部30间的差异所造成的时序信号的输出时序的偏离。
而且，信号提供部30的产生电路48，从基准时脉通过路径234的第一分配点230，通过相位调整电路50被分配以基准时脉，且根据所分配的基准时脉产生相位不同的多数个时序信号。在本例中，产生电路48以与基准时脉的周期相等的相位鉴别力，产生相位不同的多数个时序信号。
时序信号分配电路56为每时序提供部60选择产生电路48所产生的多数个时序信号中的某一个时序信号，并分别提供各个时序提供部60。多数个时序提供部60以每2个对应1个输出部90的形态而设置，并向对应的输出部90提供时序信号。各个时序提供部60，具有从在基准时脉通过路径234中较第一分配点230设置于下流的第二分配点232被分配以基准时脉，并与所分配的基准时脉同步，将时序信号分配电路56所选择的时序信号向测试模组输出的同步电路66。
回圈电路110接收通过第二分配点232的基准时脉，并使所取得的基准时脉进行回圈。控制部12藉由控制基准时脉用可变延迟电路36的延迟量，可使向多数个信号提供部30的同步电路66分配基准时脉的时序大致相同。所以，多数个信号提供部30可以大致相同的时序输出时序信号。
而且，基准时脉通过路径234在多数个分配点中的最下流具有第二分配点232为佳。而且，各个信号提供部30在形成有信号提供部30的半导体基板上，从第二分配点232附近将基准时脉向回圈电路110输出为佳。藉由缩短从第二分配点232到向回圈电路110输出的路径，并测定基准时脉的回圈的周期，能够减少回圈电路110接收的基准时脉和信号提供部30输出的时序信号的相位的偏离。因此，能够更加减少各个信号提供部30输出时序信号的时序的偏离。
而且，测试装置100可从多数个测试模组14，向1个电子元件200提供测试图案；控制部12也可对各个基准时脉用可变延迟电路36的延迟量分别进行控制，以使向多数个测试模组14提供时序信号的信号提供部30的周期大致相同，其中该多数个测试模组14向1个电子元件200提供测试图案。
图6所示为图3至图5中所说明的，多数个信号提供部30输出时序信号的时序的调整方法的一个例子的流程图。首先，在步骤S1000中，回圈电路110选择多数个信号提供部30所输出的多数个基准时脉的某一个。接着，在步骤S1002中，使回圈电路110选择的基准时脉进行回圈，并向输出该基准时脉的信号提供部30进行输入。
然后，在S1004中，计数器部32判定是否经过一定时间，如没有经过一定时间，则继续基准时脉的回圈。如经过了一定时间，则在S1006中，根据基准时脉的回圈次数，计算该信号提供部30的周期。接着，在S1008中，判定是否选择了多数个信号提供部30所输出的所有基准时脉，如未选择所有的基准时脉，则选择下面的基准时脉(S1000)，并反复S1002～S1006的处理。
如选择了所有的基准时脉，并计算了所有的信号提供部30的周期，则在S1010中，分别调整各个信号提供部30的基准时脉用可变延迟电路36的延迟量，并使各个信号提供部30输出时序信号的时序大致相同，结束调整。
下面，对依据测试模组14的特性的时序信号的相位调整，利用图3及图7(a)、7(b)进行说明。如上所述，信号提供部30的多数个时序提供部60，与多数个测试模组14对应设置。但是，在各个测试模组14中，从接收时序信号开始，到输出测试图案为止的时间未必相同。例如，因各个测试模组14的特性，在该时间上会产生差异。因此，即使对多数个测试模组14同时输入时序信号，有时也不能对电子元件200同时输入测试图案等。本例的测试装置100为了补偿该差异，而对各个信号提供部30输出的时序信号的相位进行调整。
如图3所示，各个时序提供部60具有被串联的多数个正反器62、时序信号选择部64及同步电路66。而且，各个时序提供部60与多数个测试模组14对应设置，并从时序信号分配电路56接收时序信号，且向对应的测试模组14提供时序信号。
产生电路48产生在一定时间只具有下降边或上升边的边缘的时序信号，并提供到时序信号分配电路56。该一定时间与基准时脉的周期相比足够大为佳。多数个正反器62从时序信号分配电路56接收时序信号，并依据从基准时脉通过路径234所分配的基准时脉，将时序信号向下一级的正反器依次交付。即，多数个正反器62的各个正反器依据基准时脉，将时序信号的值依次交付下一级的正反器。
时序信号选择部64藉由接收多数个正反器62的各个正反器输出的时序信号，并选择所接收的多数个时序信号中的某一个提供到测试模组，可对提供测试模组的时序信号的相位进行调整。
控制部12对多数个时序提供部60分别向各个测试模组14提供的时序信号的相位进行控制。在本例中，控制部12对时序信号选择部64选择多数个时序信号中的哪一个进行控制，以使各个测试模组14依据时序信号输出测试图案的时序大致相同。测试装置100具有用于检测测试模组14输出测试图案的时序的装置为佳。
在本例中，利用多数个返回电路40，对测试模组14输出测试图案的时序进行检测。多数个返回电路40与多数个时序提供部60同样地，与多数个测试模组14对应设置，而测试模组14将在输出测试图案的时序发生值的变化的信号，输入对应的返回电路40。返回电路40具有串联的多数个正反器42。多数个正反器42的各个正反器，将由测试模组14所输入的信号，依据基准时脉依次交付下一级的正反器。
控制部12读出多数个正反器42储存的值，并根据在哪一级的正反器使值发生变化，对测试模组14输出测试图案的时序进行检测。而且，对控制部12，也可根据各个测试模组14的规格，预先给予应分别提供各个测试模组14的时序信号的相位。
而且，控制部12也可使基准时脉用可变延迟电路36的延迟量依次变化，并对时序信号的值发生变化的时序，与多数个正反器62的某一个正反器取入时序信号的值的时序变得大致相同的延迟量进行检测，且将基准时脉用可变延迟电路36的延迟量设定为从检测的延迟量偏离基准时脉的半周期的延迟量。在这种情况下，控制部12具有对多数个正反器62的各个正反器储存的时序信号的值进行检测的装置为佳。
首先，控制部12将基准时脉用可变延迟电路36的延迟量设定为一定的值。然后，在产生电路48根据从基准时脉分配电路80所接收的基准时脉，产生时序信号，并检测多数个正反器62储存的各个值，且检测发生值的变化的正反器的级数。接着，控制部12使基准时脉用可变延迟电路36的延迟量只变化一定量以后，同样地产生时序信号，并检测多数个正反器62储存的各个值，且检测发生值的变化的正反器的级数。这样，在每次使基准时脉用可变延迟电路36的延迟量依次变化时，检测多数个正反器62储存的各个值，并检测发生值的变化的正反器的级数。然后，藉由对所检测的正反器的级数进行变化的延迟量进行检测，可对时序信号的值发生变化的时序，与多数个正反器62的某一个正反器取入时序信号的值的时序变得大致相同的延迟量进行检测。然后，将基准时脉用可变延迟电路36的延迟量，设定为从所检测的延迟量偏离基准时脉的半周期的延迟量。利用这种控制，可在各个正反器中，稳定地检测时序信号的值。
图7(a)、7(b)所示为时序信号和基准时脉的关系，其中图7(a)所示为不对基准时脉用可变延迟电路36的延迟量进行调整的情况的一个例子，图7(b)所示为对基准时脉用可变延迟电路36的延迟量进行调整的情况的一个例子。
在不对基准时脉用可变延迟电路36的延迟量进行调整的情况下，当多数个正反器62的某一个正反器依据基准时脉取入时序信号的值时，如图7(a)所示，有时会在时序信号的值发生变化的时序取入时序信号的值。在这种情况下，该正反器不能稳定地取入时序信号的值。
因此，本例中的控制部12如上述那样对基准时脉用可变延迟电路36的延迟量进行调整，并如图7(b)所示，使正反器取入时序信号的值的时序，和时序信号的值发生变化的时序错开。
而且，各个返回电路40从对应的多数个测试模组14，接收用于表示在电子元件200输出的输出图案中产生故障的时序的故障时序信号等这样的、来自测试模组14的信号，并将故障时序信号通过汇总电路46及时序信号分配电路56提供到时序提供部60。此时，根据各个测试模组14的特性，有时在各个返回电路40的故障时序信号的相位上会产生偏离。即，各个测试模组14从产生故障时序信号开始到分别向各个返回电路40进行提供为止的时间，有时因测试模组14而有所不同。
测试装置100在利用例如某一个测试模组14检测故障的情况下，有时要像停止多数个测试模组14中的测试图案的施加这样，根据从测试模组14提供到信号提供部30的信号，控制多数个测试模组14的动作。当进行这种动作时，如各个测试模组14从产生例如故障时序信号开始到分别向各个返回电路40进行提供为止的时间，因测试模组14而有所不同，则不能同步地控制多数个测试模组14。控制部12对多数个返回电路40进行控制并补偿前述偏离，以使各个返回电路40输出故障时序信号的时序变得大致相同。
在本例中，各个返回电路40具有被串联的多数个正反器42、返回用可变延迟电路34及返回信号选择部44。多数个正反器42的各个正反器，接收故障时序信号，并依据从基准时脉通过路径234所分配的基准时脉，将故障时序信号依次交付给下一级的正反器。
返回信号选择部44接收多数个正反器42的各个正反器输出的故障时序信号，并选择所接收的多数个故障时序信号中的某一个。然后，藉由将所选择的故障时序信号，通过汇总电路46及时序信号分配电路56提供到时序提供部60，而对向时序提供部60提供故障时序信号的时序进行调整。
控制部12对多数个返回电路40分别向各个时序提供部60提供的故障时序信号的相位进行控制。在本例中，控制部12对返回信号选择部44选择多数个故障时序信号中的哪一个进行控制。在本例中，控制部12读出多数个正反器42所储存的值，并检测在哪一级的正反器使值产生变化。然后，依据所检测的正反器的级数的、各个返回电路40中的差异，对返回信号选择部44选择哪一个故障时序信号进行控制。
而且，返回用可变延迟电路34设置于测试模组14和多数个正反器42之间，使故障时序信号延迟并提供到多数个正反器42。控制部12使返回用可变延迟电路34的延迟量依次变化，并对故障时序信号的值产生变化的时序，与多数个正反器42的某一个正反器取入故障时序信号值的时序变得大致相同的返回用可变延迟电路34的延迟量进行检测，且将返回用可变延迟电路34的延迟量，设定为从所检测的延迟量偏离基准时脉的半周期的延迟量。
而且，当对多数个正反器(42、52、62)的各个正反器储存的值进行检测时，停止从基准时脉分配电路80所提供的基准时脉，并停止多数个正反器(42、52、62)的动作为佳。在本例中，时脉控制电路70向基准时脉分配电路80提供用于停止基准时脉的信号。
时脉控制电路70具有正反器72、选择部74、计数器76及逻辑电路78。正反器72接收多数个信号提供部30输出的时序信号，并提供到选择部74。选择部74在从正反器72所接收的多数个时序信号中，选择进行时序或相位的调整的信号提供部30所输出的时序信号，并提供到计数器76。计数器76在所接收的时序信号的值进行变化的情况下，开始基准时脉的计数，并在形成一定的数目时，向逻辑电路78输出表示停止基准时脉的意思的信号。逻辑电路78将从计数器76所接收的信号提供到基准时脉分配电路80的及闸电路84，并停止向信号提供部30所提供的基准时脉。
控制部12在计数器76设定一定的数，控制停止基准时脉的时序。例如，控制部12控制计数器76，以使多数个正反器42中的设于大致中央的正反器，检测故障时序信号的值的变化。
而且，多数个返回电路40通过汇总电路46、时序信号分配电路56及时序提供部60，分别向各个测试模组14提供故障时序信号。汇总电路46接收多数个返回电路40输出的故障时序信号，并根据多数个故障时序信号进行多数个种类的逻辑运算，且将各个运算结果分别提供到时序信号分配电路56。时序信号分配电路56将所接收的运算结果分别提供任意的1个或多数个时序提供部60。对汇总电路46及时序信号分配电路56的构成，将在后面的图8及图9中进行说明。
接着，对在使多数个信号提供部30组合的情况下的，各个信号提供部30所接收的基准时脉的相位的调整，利用图3及图8进行说明。在使多数个信号提供部30组合的情况下，所组合的信号提供部30的某一个，作为依据基准时脉的相位，产生用于控制测试模组14向电子元件200提供测试图案的时序的第一时序信号，并提供到测试模组14所预先确定的1个或多数个接脚的主信号提供部而发挥作用。而且，其他的信号提供部30，作为从主信号提供部接收基准时脉，并依据所接收的基准时脉，产生用于控制测试模组14向电子元件200提供测试图案的时序的第二时序信号，且提供到测试模组14的接脚中的、与主信号提供部不同的1个或多数个接脚的从信号提供部而发挥作用。在本例中，是对信号提供部30-1作为主信号提供部发挥作用，信号提供部30-2作为从信号提供部发挥作用的情况进行说明。
在各个信号提供部30中，如该信号提供部30作为从信号提供部30发挥作用，则具有用于使从主信号提供部30所接收的基准时脉延迟的相位调整电路50。相位调整电路50由基准时脉通过路径234的第一分配点230被分配以基准时脉。此时，在第一分配点230和相位调整电路50之间，设置有用于将基准时脉置换为周期较基准时脉足够大的时脉的时脉置换电路为佳。
而且，各个信号提供部30在作为主信号提供部发挥作用的情况下，具有用于向从信号提供部提供基准时脉的正反器38。正反器38接收前述时脉置换电路置换的基准时脉，并提供到从信号提供部。
而且，在各个信号提供部30作为从信号提供部发挥作用的情况下，相位调整电路50从主信号提供部的正反器38接收基准时脉。相位调整电路50调整所接收的基准时脉的相位，并提供到产生电路48。产生电路48根据时序信号分配电路56及时序提供部60所接收的基准时脉的相位，产生时序产生信号并提供到测试模组14。这里，从信号提供部的相位调整电路50藉由延迟从主信号提供部所接收的基准时脉，而使主信号提供部输出第一时序信号的时序和从信号提供部输出第二时序信号的时序大致相同。
图8所示为相位调整电路50的构成的一个例子。相位调整电路50具有相位调整用可变延迟电路236、被串联的多数个正反器52、主从选择部258及时脉选择部54。主从选择部258选择向多数个正反器52提供使相位调整用可变延迟电路236延迟的基准时脉，或基准时脉产生部10产生并使基准时脉用可变延迟电路36延迟的基准时脉的哪一个。
控制部12根据信号提供部30作为主信号提供部或从信号提供部的哪一个发挥作用，而控制主从选择部258选择哪一个基准时脉。即，在信号提供部30作为主信号提供部发挥作用的情况下，主从选择部258选择使基准时脉用可变延迟电路36延迟的基准时脉，在作为从信号提供部发挥作用的情况下，主从选择部258选择使相位调整用可变延迟电路236延迟的基准时脉。
多数个正反器52接收主从选择部258所选择的基准时脉，并依据基准时脉产生部10产生并从基准时脉通过路径234被分配的基准时脉，依次交付所接收的基准时脉。时脉选择部54接收多数个正反器52的各个正反器输出的基准时脉，并从所接收的多数个前述基准时脉中选择某一个，通过产生电路48、时序信号分配电路56及时序提供部60，作为第二时序信号输出。
控制部12对时脉选择部54选择哪一个基准时脉进行控制，并使主信号提供部输出第一时序信号的时序和从信号提供部输出第二时序信号的时序大致相同。例如，控制部12进行控制，使主信号提供部的时脉选择部54选择预先所确定的正反器输出的基准时脉，并使从信号提供部的时脉选择部54选择哪一个基准时脉，且使主信号提供部输出第一时序信号的时序，和从信号提供部输出第二时序信号的时序大致相同。在这种情况下，控制部12使主信号提供部的时脉选择部54，选择在被串联的多数个正反器52中的、设于大致中央的正反器输出的基准时脉为佳。
利用这种控制，在多数个信号提供部30组合的情况下，可对各个信号提供部30所接收的基准时脉的相位的差异所造成的，第一时序信号被输出的时序和第二时序信号被输出的时序的误差进行调整。
而且，相位调整用可变延迟电路236使从主信号提供部所接收的基准时脉延迟，并提供到主从选择部258。控制部12使相位调整用可变延迟电路236的延迟量依次变化，并对该基准时脉的值发生变化的时序，与多数个正反器52的某一个正反器取入基准时脉值的时序变得大致相等的相位调整用可变延迟电路326的延迟量进行检测，且将相位调整用可变延迟电路236的延迟量设定为从检测的延迟量偏离基准时脉的半周期的延迟量。相位调整用可变延迟电路236的设定，在时脉选择部54选择的正反器级数的调整的前进行为佳。
如上面在图3～图8中所说明的，如利用本例中的测试装置100，可进行多数个信号提供部30输出时序信号的时序的调整、依据测试模组14的特性的时序信号相位的调整、在使多数个信号提供部30组合的情况下各个信号提供部30所接收的基准时脉相位的调整，并可使多数个测试模组14同步进行动作，精度良好地进行电子元件200的测试。
图9所示为产生电路48及时序信号分配电路56的构成的一个例子。产生电路48具有多数个汇流排(120-1～120-8，以下统称120)及运算电路130。
多数个汇流排120与控制部12的多数个主电脑对应设置，并分别由对应的主电脑进行控制。汇流排120具有正反器122、分配电路124及多数个正反器(126-1～126-64，以下统称126)。
分配电路124具有64个输出埠，并将通过正反器从控制部12所接收的速率信号，依据从相位调整电路50所接收的基准时脉，从64个输出埠中的1个或多数个输出埠输出。而且，在分配电路124中，通过正反器122从控制部12，接收用于控制从哪一个输出埠输出速率信号的控制信号。速率信号为例如表示H逻辑的信号，藉由使分配电路124输出速率信号的输出埠，依据基准时脉依次变化，可产生相位不同的多数个时序信号并输出。例如，藉由依据基准时脉，将分配电路124输出速率信号的输出埠，从1到64依次进行转换，可产生相位鉴别力与基准时脉的周期相等的、相位不同的64种时序信号。而且，藉由以所需的周期选择各个输出埠，可产生任意周期的时序信号。例如，藉由在多数个汇流排120的每一个，使选择输出埠的周期进行变化，可在多数个汇流排120的每一个上，产生周期不同的多数个时序信号。选择输出埠的周期，可藉由变更从控制部12所接收的控制信号的周期，而轻松地进行变更。
运算电路130具有多数个正反器(132-1～132-64，以下统称132)、多数个或闸电路(134-1～134-64，以下统称134)及多数个正反器(136-1～136-64，以下统称136)。
多数个正反器132、多数个或闸电路134及多数个正反器136与分配电路124的输出埠对应设置，并接收对应的输出埠所输出的时序信号。或闸电路134接收多数个汇流排120的各个分配电路124所分别对应的输出埠所输出的时序信号，并输出所接收的各个时序信号的逻辑和。控制部12对各个分配电路124进行互斥控制，以避免多数个分配电路124同时从同一输出埠输出时序信号。例如，多数个主电脑被预先分配对分配电路124的1～64的输出埠中的哪一个输出埠进行控制。而且，多数个主电脑在对应的汇流排120的分配电路124中，从所分配的输出埠中依次选择输出时序信号的输出埠。而且，多数个正反器136使各个时序信号同步，并提供到时序信号分配电路56。
时序信号分配电路56具有多数个分配部(140-1～140-64，以下统称140)、多数个或闸电路(150-1～150-96，以下统称150)及多数个正反器(152-1～152-96，以下统称152)。
多数个分配部140与分配电路124的多数个输出埠对应设置，并接收对应的输出埠所输出的时序信号。各个分配部140具有正反器142、分配器144、暂存器部146及多数个及闸电路(148-1～148-96，以下统称148)。
分配器144通过正反器142接收时序信号，并向多数个及闸电路148分别分配时序信号。多数个及闸电路148与多数个时序提供部60对应设置，并输出所接收的时序信号和从暂存器部146所接收的信号的逻辑积。
在暂存器部146中，储存有用于表示将该时序信号提供哪一个时序提供部60的命令资料。在本例中，暂存器部146储存有各个比特分别与多数个时序提供部60的某一个对应的多数个比特的命令资料。暂存器部146从控制部12接收该命令资料。控制部12在暂存器部146中储存命令资料，其中该命令资料将应提供该时序信号的时序提供部60所对应的比特作为H逻辑。
而且，多数个或闸电路150与多数个及闸电路148对应设置，并在多数个分配部140中，输出分别对应的及闸电路148所输出的时序信号的逻辑积。控制部12在各个暂存器部146中储存命令资料，以在各个分配部140中，使与同一时序提供部60对应的及闸电路148不同时输出时序信号。即，在各个暂存器部146储存的命令资料中，为了不使同一比特同时表示H逻辑，而向各个记忆体部146分别提供命令资料。
多数个正反器152与多数个或闸电路150对应设置，并使多数个或闸电路150输出的时序信号同步，且提供到对应的时序提供部60。
如上所述，如利用本发明中的产生电路48，能够以与基准时脉的周期相等的鉴别力，产生相位及频率可任意设定的多数个时序信号。而且，如利用时序信号分配电路56，可任意选择产生电路48所产生的多数个时序信号中的某一个，并分别提供到各个时序提供部60。
图10所示为汇总电路46及时序信号分配电路56的构成的一个例子。在本例中，时序信号分配电路56与图9所说明的时序信号分配电路56具有相同的构成。
汇总电路46具有多数个汇总部(160-1～160-64，以下统称160)。多数个汇总部160与多数个分配部140对应设置。各个汇总部160具有暂存器部162、多数个及闸电路(164-1～164-96，以下统称164)、或闸电路166及移位暂存器部168，并接收多数个返回电路40输出的故障时序信号，且输出多数个故障时序信号中的2个以上的故障时序信号的逻辑和。而且，多数个分配部140与多数个汇总部160对应设置，并将对应的汇总部160的运算结果分配到多数个测试模组14。
多数个及闸电路164与多数个返回电路40对应设置，并接收对应的返回电路40输出的故障时序信号等。然后，输出所接收的故障时序信号和从暂存器部162所接收的信号的逻辑积。然后，或闸电路166输出多数个及闸电路164所输出的故障时序信号的逻辑和。
在暂存器部162中，储存有用于表示将多数个故障时序信号中的哪一个故障时序信号向或闸电路166输出的命令资料。在本例中，暂存器部162储存有各个比特分别与多数个返回电路40的某一个对应的多数个比特的命令资料。暂存器部162从控制部12接收该命令资料。控制部12在暂存器部162中储存命令资料，其中该命令资料将与应提供或闸电路166的故障时序信号对应的比特作为H逻辑。
在本例中，控制部12将与各个分配部140的暂存器部146中储存的命令资料相同的命令资料，在各个分配部140所对应的汇总部160的暂存器部162中进行储存。即，控制部12在由暂存器部146储存的命令资料被组化的多数个测试模组14的某一个产生故障时序信号的情况下，将基于该故障时序信号的时序信号提供到该多数个测试模组14的全部。
而且，对应的分配部140和汇总部160也可具有共同的暂存器部。例如，汇总部160也可从对应的分配部140的暂存器部146接收命令资料。藉此，能够降低测试装置100的暂存器元件的数目。
图11(a)～11(c)所示为多数个汇总部160及多数个分配部140的、半导体基板(未图示)上的配置例，其中图11(a)～图11(c)分别表示多数个汇总部160及多数个分配部140的、在半导体基板上的配置的一个例子。
如图11(a)所示，汇总部160及对应的分配部140的多数个组合，在半导体基板上并列设置。而且，汇总电路46还具有与多数个汇总部160对应设置的多数个正反器(172-1～172-64，以下统称为172)。多数个正反器172将从返回电路40所接收的多数个故障时序信号，同步提供多数个汇总电路46。
而且，时序信号分配电路56还具有与多数个分配部140对应设置的多数个正反器(174-1～174-64，以下统称174)。多数个正反器174将从对应的分配部140所接收的多数个故障时序信号，同步提供或闸电路150。利用这种构成，可使各汇总部160及分配部140的处理同步，进行流水线处理。
而且，如图11(b)所示，汇总电路46也可具有与多数个汇总部160对应设置的多数个正反器(180-1～180-64，以下统称180)。多数个正反器180形成串联，并向分别对应的汇总电路46依次提供故障时序信号。即，分别向各个汇总电路46以不同的时序提供故障时序信号。
而且，如图11(b)所示，也可取代或闸电路150，而具有多数个或闸电路(250-2～250-64，以下统称250)。多数个或闸电路250与多数个分配部(140-2～140-64)对应设置。各个或闸电路250形成串联，且或闸电路250-2输出分配部140-1及分配部140-2输出的故障时序信号的逻辑和。而且，其他的或闸电路250输出前一级的或闸电路250输出的逻辑和与对应的分配部140输出的故障时序信号的逻辑和。利用这种构成，能够降低多数个汇总电路46及多数个时序信号分配电路56的动作延迟。
而且，汇总部160及对应的分配部140，在半导体基板上的第一方向上被串联连接。而且，虽然在图10中，暂存器部162及暂存器部146分别设置于汇总部160及分配部140上，但在本例中，共同的暂存器部146被设置于外部。
多数个暂存器部146与多数个汇总部160及多数个分配部140对应设置，并将用于控制在汇总部160利用多数个故障时序信号中的哪一个故障时序信号进行逻辑运算，及在分配部140向多数个测试模组14中的哪一个测试模组14分配逻辑运算结果的多数个比特的控制信号，提供对应的汇总部160及分配部140。如图11(b)所示，各个暂存器部146与对应的汇总部160及分配部140，在第一方向上连接为佳。
而且，如图11(c)所示，在半导体基板上，使连接汇总部160和测试模组14的配线，即连接汇总部160和返回电路40的配线中的至少一部分，沿与第一方向垂直的第二方向设置为佳。而且，在半导体基板上，使连接分配部140和测试模组14的配线，即连接分配部140和时序提供部60的配线中的至少一部分，沿与第一方向垂直的第二方向设置为佳。
利用这种构成，能够防止需要多根信号线的配线沿半导体基板上的横方向或纵方向产生偏斜。在半导体基板上，同一方向的信号线数目虽然不能制作到一定数以上，但如利用本发明的构成，则可沿横方向及纵方向效率良好地分配信号线。
图12所示为多数个正反器部(186-1～186-7，以下统称186)及多数个选择部(188-1～188-7，以下统称188)的构成的一个例子。关于图3所说明的多数个正反器(42、52、62)，可分别与图12中所说明的多数个正反器186具有相同的构成，而关于图3所说明的时脉选择部54、返回信号选择部44及时序信号选择部64，可分别与图12中所说明的多数个选择部188具有相同的构成。
多数个正反器部186形成串联，且各个正反器部186具有被串联的正反器。正反器部186接收被输入的基准时脉，时序信号、故障时序信号等，而被串联的正反器依据基准时脉，将所接收的信号依次交付给下一级的正反器。
而且，各个正反器部186中的正反器的串联数不同为佳。例如各个正反器部186-m具有2m-1级纵联的正反器。而且，多数个选择部188与多数个正反器部186对应设置，并选择被输入对应的正反器部186的信号，或对应的正反器部186所输出的信号的某一个，提供到下一级的正反器部186。各个选择部188选择哪一个信号，由控制部12进行控制。利用这种构成可轻松地进行控制，以使基准时脉、时序信号、故障时序信号等通过所需数目的正反器。
而且，返回电路40、相位调整电路50及时序提供部60，还具有用于读出多数个正反器(42、52、62)的各个正反器所储存的值的装置为佳。例如，如图12所示，也可还具有多数个及闸电路190。多数个及闸电路190分别接收各个正反器所储存的值，并依据从控制部12所接收的控制信号，向控制部12提供各个正反器所储存的值。
图13所示为在控制部12中所设置的、用于控制多数个暂存器部146的写入控制电路的构成的一个例子。写入控制电路包括多数个要求信号储存部(212-1～212-8，以下统称212)、选择器202、正反器206、多数个正反器(208-1～208-4)、多数个及闸电路210、计数器222、重置部228、及闸电路216及写入部204。
选择器202可接收地设置有在控制部12中所设置的多数个主电脑的内部时脉(CLKA～CLKH)，并选择某一个内部时脉而输出。在选择器202中，从正反器206接收选择控制信号，并依据选择控制信号而选择某一个时脉。
正反器206接收选择控制信号，并依据所输入的时脉向选择器202提供选择控制信号。选择控制信号为用于控制在从主电脑向选择器202所交付的内部时脉中选择哪一个的信号。
多数个要求信号储存部212与多数个主电脑对应设置，并储存来自对应主电脑的写入要求信号。在本例中，所说的写入要求信号，为用于表示改写哪一个暂存器部146的命令资料的意思的H逻辑的信号。各个要求信号储存部212通过多数个正反器208及及闸电路210接收写入要求信号。多数个正反器(208-1～208-3)除去写入要求信号的所谓的亚稳态。
而且，正反器208-4及及闸电路210是为了从所接收的写入控制信号的上升缘的微小期间中，将写入控制信号提供到对应的要求信号储存部212而设置的。
主选择部214依次选择多数个要求信号储存部212，并接收、输出所选择的要求信号储存部212储存的储存资料。计数器222依次产生用于表示多数个要求信号储存部212的多数个主特定信号，并提供到主选择部214，而主选择部214依次选择由依次接收的主特定信号所特定的要求信号储存部212。计数器222依次产生从例如零开始到多数个要求信号储存部212的数目的2倍的数为止的2进制数，并将从产生的2进制数中除去最下位比特的资料，作为主特定信号输出。在本例中，写入控制电路包括8个要求信号储存部212，而计数器222按升幂依次产生0000～1111的2进制数。
而且，主选择部214从各个主电脑，接收应与写入要求信号对应写入的命令资料(CS_ST1～CS_ST8)、及特定用于写入命令资料的暂存器部146的暂存器部特定资料(WDT_ST1～WDT_ST8)，并将从选择的要求信号储存部212所对应的主电脑接收的命令资料及暂存器部特定资料，提供到写入部204。
写入部204接收主选择部214输出的储存资料、应写入暂存器部146中的命令资料、及用于特定应写入命令资料的暂存器部146的暂存器部特定资料，并在所接收的储存资料为写入要求信号的情况下，将命令资料写入由暂存器部特定资料所特定的暂存器部146中。写入部204具有正反器218及正反器220。正反器218向由暂存器部特定资料所特定的暂存器部146提供命令资料，而正反器220输出允许向暂存器部146的写入的允许写入信号。
重置部228在主选择部214所接收的储存资料，为写入要求信号的情况下，使主选择部214所选择的要求信号储存部212储存的写入要求信号重定。例如，重置部228接收多数个要求信号储存部212储存的多数个储存资料、及计数器部产生的主特定信号，并在依据主特定信号的要求信号储存部212所储存的储存资料为写入要求信号的情况下，使主特定信号所特定的要求信号储存部212储存的写入要求信号重定。
重置部228具有选择器224及及闸电路226。选择器224接收将多数个要求信号储存部212储存的储存资料形成各个比特的8比特的信号，当在接收的信号中，由主特定信号所特定的比特为H逻辑时，向及闸电路226提供只将该比特形成H逻辑的重定信号。及闸电路226接收计数器222产生的2进制数的最下位比特，并在计数器222产生的2进制数的最下位比特为H逻辑的情况下，向要求信号储存部212提供重定信号，且将依据表示H逻辑的重定信号的比特位置的要求信号储存部212进行重定。
而且，及闸电路216在计数器222产生的2进制数的最下位比特表示H逻辑的情况下，向写入部204的正反器220提供主选择部214所输出的储存资料。
如利用本例中的写入控制电路，可效率良好地改写各个暂存器部146的命令资料。而且，由于可由多数个主电脑的任一个改写暂存器部146的命令资料，所以可利用多数个主电脑而共同使用暂存器部146。例如，可在每次测试时，对将各个暂存器部146分别由哪一个主电脑使用进行分配，并可减少测试装置100的暂存器元件的数目。
以上，利用实施形态对本发明进行了说明，但本发明的技术范围并不限定于上述实施形态所记述的范围。在上述实施形态上可加以多种多样的变更或改良，这对该行业人员是很清楚的。由权利要求的说明可知，那种加以变更或改良的形态也可包含于本发明的技术范围中。
如利用本发明，可依照多数个测试模组的特性而容易地调整给予测试模组的时序信号的相位。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种测试装置，测试一电子元件，该测试装置包括多数个测试模组，把用于测试该电子元件的测试图案供给至该电子元件；一基准时脉产生部，用以产生一基准时脉；一产生电路，根据该基准时脉，产生使该些测试模组动作的时序信号；多数个时序提供部，对应该些测试模组而设置，并将该时序信号供给到对应的该测试模组，以及一控制部，使各该测试模组依照该时序信号输出该测试图案的时序约略相同，以此方式控制该些时序提供部供给到各该测试模组的该时序信号的相位。
2.根据权利要求1所述的测试装置，其中各该时序提供部包括多个正反器，接收该时序信号，并根据该基准时脉，以依次地接收传送该时序信号的方式串联着；以及一时序信号选择部，接收各该正反器所输出的该时序信号，从接收的该些时序信号中任选一个提供给该测试模组，藉此以调整供给至该测试模组的该时序信号的相位，其中该控制部是控制该时序信号选择部选择该些时序信号中的一个。
3.根据权利要求2所述的测试装置，更包括一基准时脉用可变延迟电路，设于该基准时脉产生部与该些正反器之间，使该基准时脉延迟并供给至该些正反器，其中该控制部使该基准时脉用可变延迟电路的延迟量依次变化，并检测出该时序信号的值发生变化的时序与该些正反器中的任一个正反器所取出的该时序信号的值约略相同时的该基准时脉用可变延迟电路的延迟量，并将该基准时脉用可变延迟电路的延迟量设定在检测出的该延迟量至偏离约略该基准时脉的半周期的延迟量之间。
4.根据权利要求1所述的测试装置，更包括多个返回电路，对应该些测试模组而设置，从对应的该些测试模组接收一故障时序信号，并将该故障时序信号输出至该时序提供部，其中该故障时序信号表示该电子元件所输出的输出图案发生故障的时序，其中该控制部是使各该返回电路输出该故障时序信号的时序约略相同，以此方式控制该些返回电路。
5.根据权利要求4所述的测试装置，其中各该返回电路包括多个正反器，接收该故障时序信号，并根据该基准时脉，以依次地接收传送该故障时序信号的方式串联着；以及一返回信号选择部，接收各该正反器所输出的该故障时序信号，从接收的该些故障时序信号中任选一个提供给该时序提供部，藉此以调整供给至该时序提供部的该故障时序信号的时序，其中该控制部控制该返回信号选择部选择该些故障时序信号其中之
6.根据权利要求5所述的测试装置，更包括一返回用可变延迟电路，设于该测试模组与该些正反器之间，使该故障时序信号延迟并供给至该些正反器，其中该控制部使该返回用可变延迟电路的延迟量依次变化，并检测出该故障时序信号的值发生变化的时序与该些正反器中的任一个正反器所取出的该故障时序信号的值约略相同时的该返回用可变延迟电路的延迟量，并将该返回用可变延迟电路的延迟量设定在检测出的该延迟量至偏离约略该基准时脉的半周期的延迟量之间。
7.根据权利要求6所述的测试装置，其中该返回电路是透过该时序提供部把该故障时序信号提供给各该测试模组。
8.根据权利要求7所述的测试装置，更包括一汇总电路，接收该些返回电路所输出的该故障时序信号，并根据该些故障时序信号进行逻辑运算，其中该些时序提供部是将该汇总电路的逻辑运算的结果提供给对应的该测试模组。
全文摘要
一种测试装置，用于测试电子元件，本测试装置包括多个测试模组、基准时脉产生部、产生电路、多个时序提供部，以及控制部。多个测试模组是把用于测试电子元件的测试图案供给至电子元件。基准时脉产生部是用以产生基准时脉。产生电路是根据基准时脉，产生使测试模组动作的时序信号。多个时序提供部是对应测试模组而设置，并将时序信号供给到对应的测试模组。控制部是使各测试模组依照时序信号输出测试图案的时序约略相同，以此方式控制时序提供部供给到各测试模组的时序信号的相位。
文档编号G01R31/28GK1829918SQ20048002157
公开日2006年9月6日 申请日期2004年9月10日 优先权日2003年9月12日
发明者上林弘典, 谷塚浩一 申请人:爱德万测试株式会社