专利名称：相位检测器的制作方法
技术领域：
本发明涉及相位检测器。
背景技术：
在各种不同的电路中使用了相位检测器，例如延迟锁定环(DLL)、占空比校正器以及其它电路，在这些电路中使用两个信号间的相位来调整电路的某部分。通常在存储器中使用相位检测器，例如随机存取存储器(RAM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、以及双数据率SDRM(DDR-SDRAM)。
一种类型的相位检测器接收两个输入信号并提供两个输出信号。该相位检测器估算两个输入信号之间的相位差来提供两个输出信号。如果第一输入信号超前于第二输入信号，则该相位检测器激活该第一输出信号并使第二输出信号无效。如果该第一输入信号滞后于该第二输入信号，则该相位检测器激活第二输出信号并使第一输出信号无效。第一输出信号可用来调整电路，以增加第一输入信号的延迟或者减少第二输入信号的延迟，从而使得第一输入信号的相位与第二输入信号的相位更加接近。第二输出信号可用来调整电路，以减少第一输入信号的延迟或者增加第二输入信号的延迟，从而使得第一输入信号的相位与第二输入信号的相位更加接近。
在高频操作的时候，典型的相位检测器有可能产生误差。当两个输入信号之间的相位差较小的时候，通过相位检测器的两个输入信号之间的竞态条件可能会导致错误的输出信号。
发明内容
本发明的一个实施例提供了一种相位检测器。该相位检测器包括第一电路、第二电路、以及第三电路。将第一电路配置为响应于反馈信号和时钟信号提供第一信号。将第二电路配置为响应于时钟信号和反相时钟信号来提供第二信号。将第三电路配置为响应于第一和第二信号提供指示时钟信号是否超前于反馈信号的第三信号，以及指示反馈信号是否超前于时钟信号的第四信号。
在此包括了附图以提供对于本发明的进一步的理解，并且将其结合进来使之成为本说明书的一部分。这些附图对本发明的实施例进行了说明并与描述一起用于解释本发明的原理。由于通过参考下列的详细说明，本发明的其它实施例以及本发明的很多预期的优点会变得更好理解，因此它们将会很容易地得到正确的评价。附图中的元件相互之间不一定要成比例。相似的参考数字指示相应的相似部件。
图1示出了电子系统的一个实施例的框图。
图2示出了相位检测器的一个实施例的示意图。
图3示出了相位检测器的信号时序的一个实施例的时序图。
图4示出了相位检测器的信号时序的另一个实施例的时序图。
具体实施例方式
图1为说明电子系统100的一个实施例的框图。电子系统100包括主机102以及存储电路106。主机102通过存储器通信路径104电耦合于存储电路106。主机102为任何适合的电子主机，例如包括微处理器或微控制器的计算机系统。存储电路106为任何适合的存储器，例如使用时钟信号进行工作的存储器。在一个实施例中，存储电路106包括随机存取存储器，例如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、或双数据率同步动态随机存取存储器(DDR-SDRAM)。
存储电路106包括相位检测器108，该相位检测器接收反馈(FB)信号路径110上的FB信号以及时钟(CLK)信号路径112上的CLK信号。在一个实施例中，相位检测器108通过存储器通信路径104接收CLK信号路径112上的外部时钟信号。在另外一个实施例中，相位检测器108在CLK信号路径112上接收来自任何适合的设备的外部时钟信号或内部时钟信号，该设备例如为位于存储电路106内部或外部的专用时钟电路。
相位检测器108在向下(down，DW)信号路径114上提供DW信号，并在向上(UP)信号路径116上提供UP信号。相位检测器108确定FB信号路径110上的FB信号与CLK信号路径112上的CLK信号之间的相位差，来提供DW信号路径114上的DW信号以及UP信号路径116上的UP信号。响应于CLK信号超前于FB信号，相位检测器108激活DW信号并使UP信号无效。响应于FB信号超前于CLK信号，相位检测器108激活UP信号并使DW信号无效。可以将该UP信号以及DW信号提供给其它电路，并且将其用作控制信号来调整CLK信号的延迟或FB信号的延迟，以使得FB信号的相位更接近CLK信号的相位。
图2为说明相位检测器108的一个实施例的示意图。相位检测器108包括NAND门138、142、150、154、158、162、170和172以及反相器146、166和174。NAND门138的第一输入端接收FB信号路径110上的FB信号。NAND门138的输出端通过信号路径140电耦合到NAND门142的第一输入端。NAND门142的第二输入端、NAND门158的第一输入端以及反相器174的输入端接收CLK信号路径112上的CLK信号。NAND门142的输出端通过信号路径144电耦合到NAND门138的第二输入端以及反相器146的输入端。
NAND门158的第二输入端通过信号路径164电耦合到NAND门162的输出端。NAND门158的输出端通过信号路径160电耦合到NAND门162的第一输入端以及反相器166的输入端。反相器174的输出端通过信号路径176电耦合到NAND门162的第二输入端。
反相器146的输出端通过ZCLK_FB_P信号路径148电耦合到NAND门150的第一输入端。反相器166的输出端通过ZCLK_P信号路径168电耦合到NAND门154的第一输入端。NAND门150的输出端通过脉冲向下(pulse down，P_DW)信号路径152电耦合到NAND门154的第二输入端以及NAND门170的第一输入端。NAND门154的输出端通过脉冲向上(pulse up，P_UP)信号路径156电耦合到NAND门150的第二输入端以及NAND门172的第一输入端。NAND门170的输出端提供DW信号，并且通过DW信号路径114电耦合到NAND门172的第二输入端。NAND门172的输出端提供UP信号，并且通过UP信号路径116电耦合到NAND门170的第二输入端。
NAND门138和142提供了用130指示的第一触发器。NAND门158和162提供了用132指示的第二触发器。NAND门150和154提供了用134指示的第三触发器。NAND门170和172提供了用136指示的第四触发器。
响应于FB信号路径110上的逻辑高FB信号以及在信号路径144上的逻辑高信号，NAND门138在信号路径140上输出逻辑低信号。响应于在FB信号路径110上的逻辑低FB信号或者在信号路径144上的逻辑低信号，NAND门138在信号路径140上输出逻辑高信号。响应于CLK信号路径112上的逻辑高CLK信号以及在信号路径140上的逻辑高信号，NAND门142在信号路径144上输出逻辑低信号。响应于在CLK信号路径112上的逻辑低CLK信号或者在信号路径140上的逻辑低信号，NAND门142在信号路径144上输出逻辑高信号。反相器146将在信号路径144上的信号反相，以在ZCLK_FB_P信号路径148上提供ZCLK_FB_P信号。
响应于在CLK信号路径112上的逻辑高CLK信号以及在信号路径164上的逻辑高信号，NAND门158在信号路径160上输出逻辑低信号。响应于在CLK信号路径112上的逻辑低CLK信号或者在信号路径164上的逻辑低信号，NAND门158在信号路径160上输出逻辑高信号。反相器174将CLK信号路径112上的CLK信号反相，以在信号路径176上提供信号。响应于信号路径160上的逻辑高信号以及信号路径176上的逻辑高信号，NAND门162在信号路径164上输出逻辑低信号。响应于信号路径160上的逻辑低信号或者信号路径176上的逻辑低信号，NAND门162在信号路径164上输出逻辑高信号。反相器166将信号路径160上的信号反相，以在ZCLK_P信号路径168上提供ZCLK_P信号。
响应于ZCLK_FB_P信号路径148上的逻辑高ZCLK_FB_P信号以及P_UP信号路径156上的逻辑高P_UP信号，NAND门150在P_DW信号路径152上输出逻辑低P_DW信号。响应于ZCLK_FB_P信号路径148上的逻辑低ZCLK_FB_P信号或者P_UP信号路径156上的逻辑低P_UP信号，NAND门150在P_DW信号路径152上输出逻辑高P_DW信号。响应于P_DW信号路径152上的逻辑高P_DW信号以及ZCLK_P信号路径168上的逻辑高ZCLK_P信号，NAND门154在P_UP信号路径156上输出逻辑低P_UP信号。响应于P_DW信号路径152上的逻辑低P_DW信号或者ZCLK_P信号路径168上的逻辑低ZCLK_P信号，NAND门154在P_UP信号路径156上输出逻辑高P_UP信号。
响应于P_DW信号路径152上的逻辑高P_DW信号以及UP信号路径116上的逻辑高UP信号，NAND门170在DW信号路径114上输出逻辑低DW信号。响应于在P_DW信号路径152上的逻辑低P_DW信号或者UP信号路径116上的逻辑低UP信号，NAND门170在DW信号路径114上输出逻辑高DW信号。响应于DW信号路径114上的逻辑高DW信号以及P_UP信号路径156上的逻辑高P_UP信号，NAND门172在UP信号路径116上输出逻辑低UP信号。响应于DW信号路径114上的逻辑低DW信号或者P_UP信号路径156上的逻辑低P_UP信号，NAND门172在UP信号路径116上输出逻辑高UP信号。
在工作中，随着CLK信号的上升沿超前于FB信号的上升沿，触发器130响应于CLK信号的上升沿，在信号路径144上输出逻辑低信号。随着FB信号的下降沿超前于CLK信号的下降沿，触发器130响应于FB信号的下降沿，在信号路径144上输出逻辑低信号。响应于信号路径144上的逻辑低信号，反相器146提供逻辑高ZCLK_FB_P信号。
触发器132响应于CLK信号的上升沿，在信号路径160上输出逻辑低信号。响应于信号路径160上的逻辑低信号，反相器166提供逻辑高ZCLK_P信号。ZCLK_P信号的上升沿至少延迟于CLK信号的上升沿一个门延迟。
随着ZCLK_FB_P信号的上升沿超前于ZCLK_P信号的上升沿，触发器134响应于ZCLK_FB_P信号的上升沿，输出逻辑低P_DW信号。随着ZCLK_P信号的上升沿超前于ZCLK_FB_P信号的上升沿，触发器134响应于ZCLK_P信号的上升沿，输出逻辑低P_UP信号。响应于逻辑低P_DW信号，触发器136输出逻辑高DW信号以及逻辑低UP信号。响应于逻辑低P_UP信号，触发器136输出逻辑低DW信号以及逻辑高UP信号。
响应于CLK信号超前于FB信号，在ZCLK_P信号转变为逻辑高之前，ZCLK_FB_P信号转变为逻辑高。响应于ZCLK_FB_P信号在ZCLK_P信号之前转变为逻辑高，P_DW信号转变为逻辑低。响应于P_DW信号转变为逻辑低，DW信号转变为逻辑高。响应于FB信号超前于CLK信号，在ZCLK_FB_P信号转变为逻辑高之前，ZCLK_P信号转变为逻辑高。响应于ZCLK_P信号在ZCLK_FB_P信号之前转变为逻辑高，P_UP信号转变为逻辑低。响应于P_UP信号转变为逻辑，UP信号转变为逻辑高。
图3为说明相位检测器108的信号时序的一个实施例的时序图200。时序图200包括CLK信号路径112上的CLK信号202，FB信号路径110上的FB信号204，ZCLK_FB_P信号路径148上的ZCLK_FB_P信号206，在ZCLK_P信号路径168上的ZCLK_P信号208，P_DW信号路径152上的P_DW信号210，P_UP信号路径156上的P_UP信号212，DW信号路径114上的DW信号214，以及UP信号路径116上的UP信号216。
CLK信号202的上升沿220超前于FB信号204的上升沿222。响应于CLK信号202的上升沿220，触发器138以及反相器146提供ZCLK_FB_P信号206的上升沿224。同样响应于CLK信号202的上升沿220，反相器174、触发器132以及反相器166提供ZCLK_P信号208的上升沿226。ZCLK_P信号208的上升沿226落后于CLK信号202的上升沿220至少一个门延迟。因此，ZCLK_FB_P信号206的上升沿224在ZCLK_P信号208的上升沿226之前一个门延迟那么多。响应于ZCLK_FB_P信号206的上升沿224，触发器134提供P_DW信号210的下降沿228并且将P_UP信号212维持为逻辑高。响应于P_DW信号210的下降沿228，触发器136提供DW信号214的上升沿230以及UP信号216的下降沿232。
因此，如果CLK信号202的上升沿220超前于FB信号204的上升沿222，则触发器134对ZCLK_FB_P信号206的上升沿224作出反应，而不管FB信号204的上升沿222发生在CLK信号202的逻辑高时间内的什么位置。ZCLK_FB_P信号206的上升沿224超前于ZCLK_P信号208的上升沿226一个门延迟那么多。开始于下降沿228的P_DW信号210的逻辑低脉冲持续了与CLK信号202的逻辑高时间一样长的时间。通过这种方式，避免了在相位检测器108中在CLK信号202的上升沿220与FB信号204的上升沿222之间产生任何竞态条件。
图4为说明相位检测器108的信号时序的另一个实施例的时序图250。时序图250包括与时序图200一样的信号，包括CLK信号路径112上的CLK信号202，FB信号路径110上的FB信号204，ZCLK_FB_P信号路径148上的ZCLK_FB_P信号206，ZCLK_P信号路径168上的ZCLK_P信号208，P_DW信号路径152上的P_DW信号210，P_UP信号路径156上的P_UP信号212，DW信号路径114上的DW信号214，以及UP信号路径116上的UP信号216。
在该实施例中，CLK信号202的上升沿260滞后于FB信号204的上升沿262。响应于CLK信号202的上升沿260，反相器174、触发器132以及反相器166提供ZCLK_P信号208的上升沿266。响应于FB信号204的下降沿274，触发器130以及反相器146提供ZCLK_FB_P信号206的上升沿264。响应于ZCLK_P信号208的上升沿266，触发器134提供P_UP信号212的下降沿268，并且维持P_DW信号210为逻辑高。响应于P_UP信号212的下降沿268，触发器136提供DW信号214的下降沿270以及UP信号216的上升沿272。
因此，如果FB信号204的上升沿262超前于CLK信号202的上升沿260，则触发器134对ZCLK_P信号208的上升沿266作出反应，而不管FB信号204的上升沿262在CLK信号202的逻辑低时间内的什么位置发生。ZCLK_P信号208的上升沿266超前于ZCLK_FB_P信号206的上升沿264。开始于下降沿268的P_UP信号212的逻辑低脉冲持续了与CLK信号202的逻辑高时间一样长的时间。通过这种方式，可以避免在相位检测器108中在CLK信号202的上升沿260与FB信号204的上升沿262之间产生任何竞态条件。
本发明的实施例提供了一种相位检测器。该相位检测器可以方便的扩展到更高的操作频率。甚至两个输入信号之间的小相位差都不会在该相位检测器中导致竞态条件。此外，该相位检测器基本上是过程不敏感的。
权利要求
1.一种相位检测器，包括第一电路，配置成响应于反馈信号和时钟信号提供第一信号；第二电路，配置成响应于时钟信号和反相时钟信号提供第二信号；以及第三电路，配置成响应于该第一信号和该第二信号，提供指示该时钟信号是否超前于该反馈信号的第三信号和指示该反馈信号是否超前于该时钟信号的第四信号。
2.如权利要求1的相位检测器，进一步包括第四电路，配置成响应于所述第三信号来提供向下控制信号以及响应于所述第四信号来提供向上控制信号。
3.如权利要求2的相位检测器，其中该第四电路包括触发器。
4.如权利要求3的相位检测器，其中该触发器包括NAND触发器。
5.如权利要求1的相位检测器，其中该第一电路包括第一触发器，该第二电路包括第二触发器，并且该第三电路包括第三触发器。
6.如权利要求5的相位检测器，其中该第一触发器包括NAND触发器，该第二触发器包括NAND触发器，并且该第三触发器包括NAND触发器。
7.一种相位检测器，包括第一触发器，配置成响应于第一信号和第二信号提供第三信号；第二触发器，配置成响应于该第二信号和反相的第二信号来提供第四信号；以及第三触发器，配置成响应于反相的第三信号和反相的第四信号来提供第五信号和第六信号，其中该第五信号指示该第一信号是落后于该第二信号，并且该第六信号指示该第一信号是否超前于该第二信号。
8.如权利要求7的相位检测器，进一步包括第四触发器，配置成响应于该第五信号和该第六信号来提供向下控制信号以及向上控制信号。
9.如权利要求8的相位检测器，其中该第四触发器包括NAND触发器。
10.如权利要求7的相位检测器，其中该第一触发器包括NAND触发器，该第二触发器包括NAND触发器，并且该第三触发器包括NAND触发器。
11.如权利要求7的相位检测器，其中该第一信号为反馈信号，并且该第二信号为时钟信号。
12.一种相位检测器，包括响应于反馈信号和时钟信号提供第一信号的装置；响应于该时钟信号和反相的时钟信号提供第二信号的装置；以及响应于该第一信号超前于该第二信号来提供向下脉冲的装置；以及响应于该第二信号超前于该第一信号来提供向上脉冲的装置。
13.如权利要求12的相位检测器，进一步包括响应于该向下脉冲提供向下控制信号的装置；以及响应于该向上脉冲提供向上控制信号的装置。
14.一种用于检测相位差的方法，该方法包括接收第一信号和第二信号；使该第二信号反相来提供反相的第二信号；响应于该第一信号和该第二信号提供第三信号；响应于该第二信号和该第反相的第二信号来提供第四信号；响应于该第三信号超前于该第四信号来提供第五信号；以及响应于该第四信号超前于该第三信号来提供第六信号。
15.如权利要求14的方法，进一步包括响应于该第五信号来提供向下控制信号；以及响应于该第六信号来提供向上控制信号。
16.如权利要求14的方法，其中接收第一信号包括接收反馈信号，且接收第二信号包括接收时钟信号。
17.如权利要求14的方法，其中提供第五信号包括提供向下信号脉冲，且其中提供第六信号包括提供向上信号脉冲。
18.一种用于检测相位差的方法，该方法包括响应于时钟信号和反馈信号提供第一信号；响应于时钟信号和反相的时钟信号提供第二信号；响应于在提供第二信号之前提供第一信号，来提供向下信号脉冲，或者响应于在提供第一信号之前提供第二信号，来提供向上信号脉冲。
19.如权利要求18的方法，进一步包括响应于该向下信号脉冲来提供向下控制信号；以及响应于该向上信号脉冲来提供向上控制信号。
20.如权利要求18的方法，其中提供第二信号包括至少比时钟信号的上升沿晚一个门延迟提供该第二信号。
21.一种电子系统，包括主机；以及存储器，包括配置成从该主机接收时钟信号的相位检测器，其中该相位检测器包括第一电路，配置成响应于反馈信号和时钟信号来提供第一信号；第二电路，配置成响应于时钟信号和反相的时钟信号来提供第二信号；以及第三电路，配置成响应于该第一信号和该第二信号，提供指示该时钟信号是否超前于该反馈信号的第三信号以及指示该反馈信号是否超前于该时钟信号的第四信号。
全文摘要
一种相位检测器，包括第一电路、第二电路和第三电路。该第一电路配置成响应于反馈信号和时钟信号提供第一信号。该第二电路配置为响应于时钟信号和反相的时钟信号提供第二信号。该第三电路配置为响应于该第一信号和该第二信号提供用于指示时钟信号是否超前于反馈信号的第三信号以及指示反馈信号是否超前于时钟信号的第四信号。
文档编号G01R25/00GK101046489SQ20071009235
公开日2007年10月3日 申请日期2007年1月24日 优先权日2006年1月24日
发明者A·明佐尼 申请人:奇梦达股份公司