专利名称：一种基于IP Core技术的波形显示控制处理核的制作方法
技术领域：
本发明涉及电子技术领域，尤其涉及一种基于IP Core (Intellectual Property Core:知识产权内核)技术的波形显示控制处理技术。
背景技术：
波形显示和LCD液晶显示器等显示器在国防军事、航空航天、工业制造、 医疗等行业的控制和信息检测分析方面具有非常重要的应用。
目前国内外波形显示，或者采用软件编程实现，即先把传感器采集的波 形信号经过模/数(A/D)转换后送往主控芯片，然后主控芯片中对数据进行 读取，分析和处理，最后把经过处理的数据和LCD显示指令交替周期性地送 往LCD显示器驱动显示器显示波形，这样在进行波形显示时占用系统资源多 (至少需要一个主控芯片及主控芯片的必要外围电路)，尤其占用较多的时间 资源，这导致在实时性波形数据分析和处理方面存在不足；或者采用模拟电 路实现，具有电路复杂，功耗大，成本高，体积大，抗干扰能力较差等缺点， 不利于资源的重用和维护升级;或者虽然采用可编程、可定制处理器实现波形 发生技术(通过査表技术把数据送往数模转换器)或仅是实现一个图形LCD 控制器，但是要想用户波形数据完整显示在LCD上，必须要求用户自己编程 对数据进行处理，也就是说不能对用户波形数据实现智能处理，即没有把波 形显示研究提升到IP Core水平上设计成波形显示控制处理核。
随着设计与制造技术的发展，集成电路发展到IP Core,即SoC(Systemon
a Chip:在一个芯片上广泛使用预定制模块IP Core而得以快速开发的集成 电路)设计技术，有效地降低电子/信息系统产品的开发成本，縮短开发周期， 提高产品的竞争力，是未来工业界将采用的最主要的产品开发方式，目前波 形显示技术不能适应该技术主流，关于波形显示控制处理核IP Core设计未 见报道，所以很有必要设计一种波形显示控制处理核IP Core技术，嵌入在 FPGA中解决目前波形显示方法存在的不足和不能适应未来技术发展等问题。
发明内容
本发明针对现有技术中的上述缺陷，设计了 一种能对用户要显示的波形 数据进行智能处理和驱动LCD显示器动态显示的基于IP Core技术的波形显 示控制处理核。本发明采用FPGA实现基于IP Core的波形显示智能控制，包 括集成在FPGA中采用硬件描述语言实现的总控制处理模块、统计分析模块、 FIFO堆栈及其控制模块、数据波形驱动显示模块，总控制模块计算波形数据 抽样参数，设置FIF0堆栈长度，确定显示方式，向数据波形驱动显示模块发 送波形显示方式命令；FIFO堆栈及其控制模块，根据波形数据抽样参数，按 先进先出的原则对从波形数据输入接口接收的待显示波形数据依次进行抽样 存储；数据统计分析模块，对FIFO堆栈及其控制模块存储器中的数据进行统 计分析，根据待显示的波形数据，以及LCD显示器的波形显示区间的高度象 素个数，计算乘积参数；数据波形显示模块确定显示波形的当前绘点坐标， 根据波形显示方式命令和显示波形的当前绘点坐标驱动显示器。
波形显示控制处理核接口把LCD参数、显示区域参数、采样率和波形显 示数据等送往波形显示控制处理核，波形数据就会完整的显示在LCD显示器 预定区域内。可以有效克服现有采用可编程、可定制处理器实现波形发生或
图形显示存在的必须要求用户自己编程对数据进行处理和编程驱动LCD显示， 且不能对用户波形数据实现智能处理等不足。通过该发明内部的先进先出 FIFO堆栈及其控制模块、数据统计分析模块、波形数据驱动显示模块和总控 制模块的协同处理实现用户波形数据智能处理和显示。
基于IP Core技术的波形显示控制处理核可嵌入在FPGA中，电路设计 简单、功耗小、抗干扰能力强，进一步促进了波形显示器的SOC化、微型化， 多功能化和提高波形显示的实时性，有效地降低了产品的开发成本，縮短开 发周期。在国防军事、航空航天、工业制造、医疗等行业的控制和信息检测 分析方面有着广泛的应用前景。
图1为基于IP Core技术的波形显示控制处理核功能模块示意框图。
具体实施例方式
本发明采用FPGA技术实现基于IP Core的波形显示控制。该波形显示控 制器包括先进先出FIFO堆栈及其控制模块、数据统计分析模块、数据波形 驱动显示模块和总控制模块等。该IP Core供用户调用或与其他IP Core集 成所需要的对外接口由波形数据输入接口、时钟输入接口、 LCD类型选择控制 接口、显示类型选择接口、 LCD显示器接口、重置信号输入接口等组成。该基 于IP Core的波形显示控制处理核可采用如VHDL(Very High Speed Integrated Circuit) 、 Verilog HDL等硬件描述语言编程实现。
下面结合附图和实施实例具体描述本发明各模块实现的功能和具体实施 方式。如图1所示为基于IP Core技术的波形显示控制处理核功能模块框图。 1)总控制模块根据从LCD类型选择控制接口、显示类型选择接口、
重置信号输入接口传输过来的命令控制FIFO堆栈及其控制模块、数据统计分 析模块和数据波形驱动显示模块协同工作。
(1)通过重置信号输入接口接收到来自波形显示控制处理核外送来的重 置信号(或初始化信号)时，控制FIFO堆栈及其控制模块对FIFO堆栈数据 清零，控制数据统计分析模块对其内乘积参数比较寄存器内容置l，控制数据 波形驱动显示模块初始化。(2)通过LCD类型选择控制接口接收来自波形显 示控制处理核外发送过来的LCD显示器的波形显示区的宽度象素个数(设为Wn) 和高度象素个数(设为Hn)、显示区左上角上面的象素个数(设为LTn)和左 面的象素个数(设为LLn)、欲显示波形的周期个数(设为Tn)以及波形数据 采样率(设为F)等参数，则抽样参数(设为Sn)通过算法处理单元调用公 式"Sn =F+(Wn + Tn)"并取整数计算得到；总控制模块将"Hn"参数 传输给数据统计分析模块，将"Wn"、 "LTn"和"LLn"等参数传输给数据波 形驱动显示模块。(3)通过显示类型选择接口接收到来自波形显示控制处理核 外发送来的显示方式指令数据(指令数据格式为1位，如当显示方式设置为 "0"时，表示巻屏显示，为"1"时表示滚屏显示。巻屏显示:当显示完一屏 后再从左端开始，擦除原有波形段并同时显示新波形；滚屏显示:当显示完一 屏后，每当显示一个完整波形，整个波形就往左移动一屏，在最右端显示新 波形)并把显示方式指令发送给数据波形驱动显示模块。
2) FIFO堆栈及其控制模块根据总控制模块送来的参数"Wn"设置FIFO 堆栈长度，根据总控制模块送来的Sn对从波形数据输入接口传入的数据抽样 存储，并把FIFO堆栈最末的数据发送给数据波形驱动显示模块。
(l)根据总控制模块送来的"Wn"参数设置FIFO堆栈长度，设置FIFO
堆栈长度为"Wn"的n倍(n大于等于1，以便FIFO堆栈存储足够的数据让数 据统计分析模块统计分析)；(2)根据总控制模块送来的Sn，按先进先出的原 则对从波形数据输入接口送来的要显示的波形数据依次进行抽样存储，即对 从波形数据输入接口传入的数据每隔Sn个就抽取一个数据按先进先出的原则 放到FIFO堆栈中，供数据统计分析模块统计分析，同时，FIFO堆栈控制模块 在每抽取存储一个数据时，就把FIFO堆栈中最末的一个数据发送给数据波形 驱动显示模块驱动LCD显示器进行显示，从时钟输入接口传入该模块的时钟 与波形数据采样率一致；
3)数据统计分析模块计算FIFO堆栈及其控制模块的FIFO堆栈中数 据数值的最大值和最小值，并根据总控制模块送来的"Hn"参数计算乘积参
化/,数。
(1)对FIFO堆栈及其控制模块的FIFO堆栈中数据进行统计分析，其算 法处理单元一一比较FIFO堆栈中所要显示的波形数据数值的大小，提取要显 示的波形数据数值的最大值(设为Dmax)和最小值(设为Dmin)，并根据总 控制模块传送来的"Hn"参数，算法处理单元调用公式CJ=Hn+ (Dmax-Dnin), 计算乘积参数值CJ。乘积参数比较寄存器的乘积参数值为CJO初始化值为1， 并且只能存放一个乘积参数。(2) FIFO堆栈及其控制模块的FIFO堆栈中每存 入一个新数据，就启动算法单元计算要显示的波形数据数值的Dmax、 Dmin和 CJ，如果I CJ一CJO I X100 + CJ0《5,将乘积参数比较寄存器内的当前乘 积参数发送给数据波形显示模块；如果I CJ一CJO I X100+CJ0 〉 5，算法单 先将新计算得到的乘积参数存入CJ乘积参数比较寄存器中，即CJO 二 CJ， 再将乘积参数比较寄存器内的当前乘积参数发送给数据波形显示模块供数据
波形显示模块应用处理。(3)从时钟输入接口传入该模块的时钟应是波形数 据采样率2倍以上。(4)当接收到总控制模块送来的重置命令后对乘积参数 比较寄存器的乘积参数值CJ0置为1。
4)数据波形驱动显示模块根据总控制屏模块发送过来的重置命令对 LCD显示器清屏；根据总控制模块发送的显示方式指令驱动数据波形按相应的 显示方式显示；根据对FIFO堆栈及其控制模块的乘积参数把要显示的波形数 据调整到可完整显示范围内。
(1)当接收到总控制屏模块发送过来的重置命令(或清屏命令)时， 对数据波形驱动显示模块内部显示数据缓冲FIFO堆栈置"0"，控制LCD显示 器的波形显示区清屏，也即把显示区所对应的显示数据缓冲FIFO堆栈内的数 据位全部设置为"0"，然后将其通过LCD显示器接口写入液晶显示器的显示 缓存，并通过LCD显示器接口驱动LCD显示器擦除显示区内容(清屏)。(2) 根据总控制模块送来的"Wn"参数设置显示数据缓冲FIFO堆栈，FIFO堆栈长 度设置为"Wn"的1倍。并依次把FIFO堆栈及其控制模块发送来的要显示的 波形数据存储在该显示数据缓冲FIFO堆栈中。(3)根据从总控制模块发送的 显示方式指令数据确定波形显示方式。
若显示方式指令数据为"0"，控制LCD显示器巻屏显示，具体处理过程 如下设当前绘点的坐标为(X' ，Y')，预绘点的坐标为(X，Y),数据波形 驱动显示模块按以下方法确定显示波形的横坐标值，预绘点的X坐标为当前 绘点的坐标值X'加l，即令X二X' +1，显示处理单元判断预绘点的坐标，如 果预绘点的X坐标值大于Wn，则设置X二O， X坐标值再加上调整参数XO (其 大小为LLn)作为实际预绘点的X坐标值；数据波形驱动显示模块接收FIFO
堆栈及其控制模块发送的要显示的波形数据，并将其乘以总控制模块传送过
来的"乘积参数"计算得到绘点的纵坐标变量值，该变量值再加上Y方向的 调整参数Y0 (其大小为LTn)作为绘线预绘点的纵坐标值。数据波形驱动显 示模块再根据当前绘点的纵坐标Y'和预绘点的纵坐标Y设置对应显示区的液 晶显示器内存中要改变的数据(设为DATA)，即在当前绘点的纵坐标r和预 绘点的纵坐标Y之间的DATA的数据位设为"1"，其他DATA数据位设为"0"， 然后数据波形驱动显示模块再把上述DATA通过LCD显示器接口写入液晶显示 器内存，显示指令通过LCD显示器接口送给LCD显示器，驱动LCD显示器进 行波形巻屏显示。
若显示方式指令数据为"1"，控制LCD显示器滚屏显示数据波形，当数 据波形驱动显示模块接收到FIFO堆栈及其控制模块发送的待显示数据，执行 以下步骤
i) 如当前绘点的坐标为(X' ，Y')，预绘点的坐标为(X,Y)，先设置 横坐标的初始变量值为0;
ii) 令X = X， +1，然后X+XO作为预绘点横坐标值；用显示数据缓冲 FIFO堆栈中倒数第X个数据乘以总控制模块传送过来的"乘积参数"计算得 到预绘点的纵坐标值变量值，再加上一个调整参数YO作为预绘点纵坐标值； 根据当前绘点的纵坐标Y'和预绘点的纵坐标Y设置对应显示区的液晶显示器 内存中要改变的数据(设为DATA)，即在当前绘点的纵坐标T和预绘点的纵 坐标Y之间的DATA的数据位设为"1"，其他DATA数据位设为"0"，然后数 据波形驱动显示模块再把DATA数据位通过LCD显示器接口写入液晶显示器内 存；iii) 令X， =X， Y' = Y，若X'《Wn—l，返回第ii)步，否则转
第iv)步；
iv) 把显示指令通过LCD显示器接口送给LCD显示器，驱动LCD显示器 进行波形巻屏显示。
上述步骤循环执行，每当接收到一个显示数据，执行一次步骤i)一vi)， 当接收到下一个显示数据，再执行一次。从时钟输入接口传入该模块的时钟 为波形数据采样率IO倍以上。
本发明可用其他的不违背本发明的精神或主要特征的具体形式来概述， 本发明的上述实施方案都只能认为是对本发明的说明而不能限制本发明，在 与本发明的权利要求书相当的含义和范围内的任何改变，都应认为是包括在 权利要求书的范围内。因此，本发明以权利要求书的保护范围为准。
权利要求
1、一种基于IP Core技术的波形显示控制处理核，其特征在于，包括集成在FPGA中采用硬件描述语言实现的总控制处理模块、统计分析模块、FIFO堆栈及其控制模块、数据波形驱动显示模块，总控制模块计算波形数据抽样参数，设置FIFO堆栈长度，确定显示方式，向数据波形驱动显示模块发送波形显示方式命令；FIFO堆栈及其控制模块，根据波形数据抽样参数，按先进先出的原则对从波形数据输入接口接收的待显示波形数据依次进行抽样存储；数据统计分析模块，对FIFO堆栈及其控制模块存储器中的数据进行统计分析，根据待显示的波形数据，以及LCD显示器的波形显示区间的高度象素个数，计算乘积参数；数据波形显示模块确定显示波形的当前绘点坐标，根据波形显示方式命令和显示波形的当前绘点坐标驱动显示器。
2、 根据权利要求l所述的波形显示控制处理核，其特征在于，总控制 模块中算法处理单元调用公式"抽样参数=波形数据采样率/(波形显示区 的宽度象素个数/欲显示波形的周期个数)"取整确定波形数据抽样参数。
3、 根据权利要求l所述的波形显示控制处理核，其特征在于，所述显 示方式包括LCD显示器巻屏显示方式和滚屏显示方式。
4、 根据权利要求3所述的波形显示控制处理核，其特征在于，对于巻 屏显示方式，通过循环自增方法并加上调整参数确定显示波形预绘点的横坐 标值，由待显示数据乘以乘积参数得到绘点的纵坐标变量值，该纵坐标变量 值加上Y方向的调整参，作为显示波形预绘点的纵坐标值。再对当前绘点的 纵坐标Y，和预绘点的纵坐标Y之间的DATA的数据位设为"1 "，其他DATA数 据位设为"0"。
5、 根据权利要求3所述的波形显示控制处理核，其特征在于，对于滚 屏显示方式，由初始变量值自增1再加上X方向的调整参数，作为显示波形 预绘点横坐标值，根据乘积参数及Y方向的调整参数确定显示波形预绘点的 纵坐标值，再对当前绘点的纵坐标Y'和预绘点的纵坐标Y之间的数据位设为 "1"，其他数据位设为"0"。
全文摘要
本发明请求保护一种基于IP Core技术的波形显示控制处理核，属于医学电子领域。本发明设计的基于IP Core技术的波形显示控制处理核，各模块采用硬件描述语言编程基于FPGA实现。总控制模块计算波形数据抽样参数，设置FIFO堆栈长度，确定显示方式，向数据波形驱动显示模块发送波形显示方式命令，控制FIFO堆栈及其控制模块对待显示波形数据依次进行抽样存储，对待显示数据进行统计分析，确定显示波形的当前绘点坐标，根据波形显示方式命令和显示波形的当前绘点坐标驱动LCD进行波形显示。本发明适用于波形显示控制。
文档编号G01D7/00GK101358861SQ200810069908
公开日2009年2月4日 申请日期2008年6月30日 优先权日2008年6月30日
发明者梅 夏, 尹红梅, 曾垂省, 梁亦龙, 建 王, 赵志强, 魏进民, 建 黄 申请人:重庆邮电大学