集成电路片上系统核间连线故障的测试系统和方法

专利名称：集成电路片上系统核间连线故障的测试系统和方法
技术领域：
本发明涉及一种集成电路故障测试系统和方法，特别是一种应用于集成电路片上 系统(SOC System on a Chip)的核间连线故障的测试系统和方法。
背景技术：
现在集成电路(IC)设计商都朝着更佳的成本优势与上市时间发展，以最快的速 度，最优的性价比抢的市场先机，这些需求的存在迫切使得多种功能整合到一个芯片上成 为可能，片上系统(SOC System on a chip)应运而生。从工程角度来看，将更多功能整合 到单一芯片内，确能达到节省成本的目的，但如果从测试的角度来看，SOC的大量引脚、来源 不同功能不同的多核、规模很大的测试向量等特点都使得SOC的测试远比单一芯片复杂很 多。如何降低SOC的测试难度和测试成本，已成为提升SOC综合竞争力的一个非常重要的 途径。为了降低集成电路测试的难度，在集成电路设计的过程中就考虑其可测性问题， 这就是集成电路的可测性设计(Design for Test，DFT)。现有的规模较大的视频、音频、存 储器以及SOC芯片均需要考虑其可测性。当今国际上针对SOC可测性设计研究的标准主要 是由 YervantZorian 领导的 IEEE P1500 Standard for Embedded Core Test 工作团队历 尽10年(1995年 2005年)确定的IEEE std 1500标准。该标准以复用为基础，通过测 试访问机制(TAM，Test AccessMechanism)实现对嵌入在SOC内部核的测试。但随着深亚 微米工艺的到来，芯片工作频率已可达GHz数量级，SOC中核间连线之间产生的串扰问题对 于整个芯片工作的影响已变得越来越严重，为保证芯片工作的正确性，很有必要建立合适 的模型将核间所有可能的连线故障激发出来。目前的SOC连线故障测试研究主要集中在向量压缩和测试结构的优化算法方面， 但测试系统的硬件结构和测试寻访机制却没有涉及到，更没有研究将核间连线故障和核内 故障测试一起进行考虑。

发明内容
本发明的目的在于提供一种应用于集成电路片上系统核间连线故障的测试系统 和方法。其测试系统的电路结构简单，测试方法的测试寻访机制简捷，适用于各种使用核复 用技术设计构建的集成电路片上系统。为达上述目的，本发明采用下述技术方案—种集成电路片上系统核间连线故障的测试系统，不仅能用于完成集成电路片上 系统中各个IP (Intellectual Property)核的互连线测试，还能用于完成各个IP核内部 的测试；它是为完善集成电路片上系统可测试性而增加的电路，其电路由并行测试总线、边 缘封装单元链路、时钟控制单元、IP核选择译码单元与IP核连线信号完整性选择译码单 元组成；其特征在于所述IP核并行测试总线有一组外接测试总线信号输入引脚和一组外 接测试总线信号输出引脚，而在片内输出连接内部各个IP核的所述边缘封装单元链路；每
6一所述边缘封装单元链路有一组外接片上系统功能信号输入引脚或片上系统功能信号输 出引脚一个外接边缘封装单元链路使能信号输入引脚，而在片内输出连接所述并行测试总 线；所述时钟控制单元有一个外接系统工作时钟信号输入引脚、一个外接测试使能信号输 入引脚、一个外接IP核测试时钟信号输入引脚和一个外接边缘封装单元链路测试时钟信 号输入引脚，而片内输出连接内部各个IP核和同一 IP核的所述边缘封装单元链路；所述 IP核选择译码单元有一组外接IP核选择码信号输入引脚和一个外接测试时钟信号输入引 脚，而在片内输出连接所述内部时钟控制单元；所述IP核连线信号完整性选择译码单元有 一组外接IP核连线信号完整性选择码信号输入引脚和一个外接IP核连线信号完整性选择 使能信号输入引脚，而在片内输出连接各个IP核对应的所述边缘封装单元链路。上述的并行测试总线由η组测试通路组成，每一组测试通路都包括一条测试输入 通路和一条测试输出通路构成，其中，每一条测试输入通路外接一个测试访问通道信号输 入引脚，每一条测试输出通路外接一个测试访问通道信号输出引脚，η为SOC所包含的IP核 数目；在片内每条测试输入通路通过一个三态门与对应IP核的边缘封装单元链路输入端 相连；每条测试输出通路通过一个三态门与对应IP核的边缘封装单元链路输出端相连上述的边缘封装单元链路是由每个IP核中各个输入型边缘封装单元和输出型边 缘封装单元组成，输入型边缘封装单元是将边缘封装单元中边缘封装单元链路的输出端口 连接相对应的IP核输入端口。输出型边缘封装单元则是将边缘封装单元中边缘封装单元 链路的输入端口连接IP核的输出端口。电路连接每一条完整的边缘封装单元链路都有 一个外接边缘封装单元测试使能信号输入引脚WTEN、一个边缘封装单元使能信号WSE、一 个外接边缘封装单元信号完整性使能信号输入引WSI和一个相应IP核测试工作时钟信号， 在任意完整的边缘封装单元链路中，第一个边缘封装单元有一个连接相应并行测试总线中 输入通道的输入端口，在单元外输出连接相对应的IP核后续一个边缘封装单元；后续的边 缘封装单元有一个连接前一个边缘封装单元中边缘封装单元链路输出端口的边缘封装单 元链路输入端口，在单元外输出连接后续一个边缘封装单元；周而复始，直至本条边缘封装 单元链路中最后一个边缘封装单元；本条边缘封装单元链路中最后一个边缘封装单元有一 个连接前一个型边缘封装单元中边缘封装单元链路输出端口的边缘封装单元链路输入端 口，在单元外输出连接相对应的并行测试总线中的输出通道；在任意完整的边缘封装单元 链路中，所有输入型边缘封装单元有一个连接片上系统中的输入端口或者与之相连的输出 型边缘封装单元的功能信号输出端口的边缘封装单元功能信号输入端口，在单元外有一输 出连接IP核输入端口 ；在任意完整的边缘封装单元链路中，所有输出型边缘封装单元有一 个连接IP核输出端口的边缘封装单元功能信号输入端口，在单元外有一输出连接片上系 统中的输出端口或与之相连的输入型边缘封装单元功能信号输入端口。上述的输出型边缘封装单元由一个与门、四个二选一选择器和三个D触发器组 成。连接方式二选一数据选择器有一个边缘封装单元功能输入端口、一个边缘封装单元 链路输入端口和一个边缘封装单元链路扫描使能输入端口，在单元内输出连接D触发器的 数据输入端口 ；D触发器有一个外接边缘封装单元测试时钟信号和一个边缘封装单元链路 输出端口，在单元内部输出连接一个二输入与门的输入端和一个二选一选择器的输入端； 二选一选择器有一个外接的边缘封装单元信号完整性使能信号，在单元内部输出连接D触 发器的数据输入端；D触发器在单元内部正相输出连接二选一选择器的一个输入端，反相输出连接二选一选择器的一个输入端；二选一选择器有一个外接边缘封装单元功能输入端 口和一个边缘封装单元测试使能输入端口，在单元外部输出连接边缘封装单元功能输出端 口 ；二输入与门有一个外接的边缘封装单元信号完整性使能信号I，在单元内部输出连接 二选一选择器的输入端；D触发器有一个外接边缘封装单元测试时钟输入端口和一个来自 其反相输出端口的数据输入端口，在单元内部连接二选一选择器的输入端口 ；二选一选择 器有一个外接边缘封装单元测试时钟输入端口，在单元内部输出连接D触发器的时钟输入 端。上述输入型边缘封装单元由一个二输入与门、一个二输入异或门、五个二选一选 择器和两个D触发器组成。连接方式二选一选择器有一个边缘封装单元功能输入端口和 一个边缘封装单元信号完整性使能信号，在单元内部输出连接一个二选一选择器输入端； 二选一选择器有一个边缘封装单元链路输入端口，在单元内部输出连接到D型触发器数据 输入端口 ；D触发器有一个外接边缘封装单元测试时钟信号输入端口和一个边缘封装单元 链路输出端口 ；二选一选择器有一个边缘封装单元功能输入端口和一个一个边缘封装单元 链路输出端口，在单元外部连接边缘封装单元功能输出端口 ；二选一选择器有一个边缘封 装单元功能输入端口，在单元内部输出连接一个二选一选择器输入端；二选一选择器有一 个边缘封装单元功能输入端口，在单元内部输出连接到D型触发器数据输入端口和一个二 输入异或门的输入端口 ；D触发器有一个外接边缘封装单元测试时钟信号输入端口，在单 元内部输出连接到一个二输入异或门的输入端口 ；二输入异或门在单元内部输出连接到 一个二输入与门的输入端口 ；二输入与门有一个外接边缘封装单元测试时钟信号输入端口 的反相输入，在单元内部输出连接到两个二选一选择器的输入端口。上述的时钟控制单元由一个非门和3η个二输入与门组成，其中，η为片上系统中 所含IP核的个数。连接方式非门有一个连接测试使能信号的输入端口，在单元内输出连 接二输入与门的一个输入端；每一个二输入与门有一个连接外接系统工作时钟信号，在单 元外输出连接所对应IP核工作时钟输入端；每一个二输入与门有一个连接所述IP核选择 译码单元中的IP核选择信号输出端口的输入端和一个连接外接IP核测试时钟信号的输入 端，在单元外输出连接所对应IP核测试时钟信号输入端；每一个二输入与门有一个连接所 述IP核选择译码单元中的IP核选择信号输出端口的输入端和一个连接边缘封装单元链路 测试时钟信号的输入端，在单元外输出连接所述边缘封装单元链路。上述的IP核选择译码单元是一种选择待测IP核的选择信号译码电路结构。连 接方式ΙΡ核选择译码单元有一个外接测试使能信号的输入端口和一个外接测试时钟信 号的输入端口 ；当片上系统中有η个IP核时，完整的IP核选择译码单元是由η个IP核选 择译码单元子单元组成；第一个IP核选择译码单元子单元有一个外接IP核选择码信号的 输入端口，在单元外输出连接后续的IP核选择译码单元子单元和所述时钟控制单元；后续 的IP核选择译码单元子单元有一个连接前一个IP核选择译码单元子单元输出端的输入信 号，在单元外输出连接后续的IP核选择译码单元子单元和所述时钟控制单元；周而复始， 直至IP核选择译码单元中的最后一个IP核选择译码单元子单元。上述的IP核选择译码单元子单元由两个D型触发器组成。连接方式D型触发器 有一个外接测试时钟信号的输入端口和一个来自前一个IP核选择译码单元子单元输出端 的输入端口(如是第一个IP核选择译码单元子单元，则为外接IP核选择码信号的输入端口)，在单元内输出连接另一个D型触发器的数据输入端口，在单元外输出连接后续的IP核 选择译码单元子单元；D型触发器有一个外接测试使能信号的输入端口和一个来自前一个 IP核选择译码单元子单元输出端的输入端口，在单元外输出连接所述时钟控制单元。上述的IP核信号完整性选择译码单元是一种选择待测IP核是否进行信号完整性 测试的选择信号译码电路结构。连接方式IP核信号完整性选择译码单元有一个外接测试 使能信号的输入端口和一个外接测试时钟信号的输入端口 ；当片上系统中有η个IP核时， 电路由η个IP核信号完整性选择译码单元子单元组成；第一个IP核信号完整性选择译码 单元子单元有一个外接IP核连线信号完整性选择码信号的输入端口，在单元外输出连接 后续的IP核信号完整性选择译码单元子单元和所述边缘封装单元链路单元；后续的IP核 信号完整性选择译码单元子单元有一个连接前一个IP核信号完整性选择译码单元子单元 输出端的输入信号，在单元外输出连接后续的IP核信号完整性选择译码单元子单元和所 述边缘封装单元链路单元；周而复始，直至IP核选择译码单元中的最后一个IP核信号完整 性选择译码单元子单元。上述的IP核信号完整性选择译码单元子单元由两个D触发器组成。连接方式D 型触发器有一个外接测试时钟信号的输入端口和一个来自前一个IP核信号完整性选择译 码单元子单元输出端的输入端口(如是第一个IP核信号完整性选择译码单元子单元，则为 外接IP核连线信号完整性选择码信号的输入端口)，在单元内输出连接另一个D型触发器 的D输入端口，在单元外输出连接后续的IP核信号完整性选择译码单元子单元；D型触发 器有一个外接测试使能信号的输入端口和一个来自前一个IP核信号完整性选择译码单元 子单元输出端的输入端口，在单元外输出连接所述边缘封装单元链路单元。一种采用上述测试系统的集成电路片上系统中核间连线故障的测试方法，其特征 在于其测试寻访机制部分由IP核间连线故障测试寻访机制和IP核内故障测试寻访机制组 成。上述的IP核核间连线故障的测试寻访机制中，每个IP核边缘封装单元链路都与 并行测试总线相连。根据IP核选择译码单元产生的IP核选择信号，选中某一 IPi核以及与 其相连的IP核的同时，也选中相应的边缘封装单元链路，并与时钟控制单元一起作用。此 时，首先可通过并行测试总线的TAMI端口对该边缘封装单元链路加入相应的IP核核间连 线故障测试码，并将此测试码移位至边缘封装单元链路的最后一个边缘封装单元；同时，选 中与IPi相连的其他IP核的边缘封装单元链路，获取IPi核边缘封装单元链路通过互连线 传送来得信号并将其移位至并行测试总线的TAMO端口；最后，对从TAMO端口获得的数据进 行分析，判断IPi核至其他IP核传输方向的连线故障情况。重复上述过程，完成全部IP核 核间连线故障的测试。上述的IP核内故障测试寻访机制中，通过并行测试总线，并行连接不同IP核的边 缘封装单元。根据IP核选择译码单元产生的IP核选择信号，选中相应的IP核，并与时钟 控制单元一起作用，进而使被选中的一个或几个IP核可以同时使用并行测试总线和测试 时钟的情况下进行测试，其测试图形为该IP核原来的测试图形，无需重新生成。通过边缘 封装单元链路可实现IP核原始输入端口测试码的输入和IP核原始输出端口测试响应的输 出。重复上述操作即可完成对所有IP核内部单元的测试。本发明与现有技术相比较，具有如下显而易见的优点本发明能够对集成电路片
9上系统的IP核间连线进行测试，测试覆盖的故障类型包括固零故障、固一故障、开路故 障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现 并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢 量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构 兼容，即片上系统可以根据测试控制信号来选择同时进行核内测试和核间测试，实现了较 高的灵活性以及测试资源的充分利用。使整个集成电路片上系统的故障覆盖率进一步提 高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集 成电路片上系统。


图1是本发明一个实施例的电路结构方框图。图2是图1示例的实现集成电路片上系统中IP核核间连线故障的测试寻访机制 实施流程图。图3是图1示例的实现集成电路片上系统中IP核故障的测试寻访机制实施流程 图。图4是图1示例电路原理图。图5是图1示例中边缘封装单元链路中边缘封装输出单元的电路原理图。图6是图1示例中边缘封装输出单元的方框符号图。图7是图1示例中边缘封装单元链路中边缘封装输入单元的电路原理图。图8是图1示例中边缘封装输入单元的方框符号图。图9是图1示例中单个边缘封装单元链路的电路原理图。图10是图1示例中两个相邻边缘封装单元链路的电路原理图。图11是图1示例中IP核选择译码单元的一个实施例的电路原理图。图12是图1示例中IP核信号完整性选择译码单元的一个实施例的电路原理图。图13是图11示例中IP核选择译码单元子单元的电路原理图。图14是图12示例中IP核信号完整性选择译码单元子单元的电路原理图。图15是图6中边缘封装输出单元的控制信号状态表。图16是图8中边缘封装输入单元的控制信号状态表。图17是信号完整性测试激励表。
具体实施例方式本发明的优先实施例结合附图详述如下实施例一参见图1，本集成电路片上系统核间连线故障的测试系统由并行测试 总线1、边缘封装单元链路2、时钟控制单元3、IP核选择译码单元4与IP核连线信号完整 性选择译码单元5组成，其特征在于所述并行测试总线1有一组外接测试总线信号输入引 脚(TAMI)和一组外接测试总线信号输出引脚(ΤΑΜ0)，而在片内输出连接内部所述边缘封 装单元链路2 ；所述边缘封装单元链路2有一组外接片上系统功能信号输入引脚PI或片上 系统功能信号输出引脚PO和一个外接边缘封装单元链路使能信号输入引脚WSE，而在片内 输出连接所述并行测试总线1 ；所述时钟控制单元3有一个外接系统工作时钟信号输入引 脚CLK、一个外接测试使能信号输入引脚TEN、一个外接IP核测试时钟信号输入引脚IPTCLK和一个外接边缘封装单元链路测试时钟信号输入引脚WCLK，而片内输出连接内部各个IP 核和同一 IP核的所述边缘封装单元链路2 ；所述IP核选择译码单元4有一组外接IP核选 择码信号输入引脚IPSel和一个外接测试时钟信号输入引脚TCLK，而在片内输出连接所述 内部时钟控制单元3 ；所述IP核连线信号完整性选择译码单元5有一组外接IP核连线信 号完整性选择码信号输入引脚SISel和一个外接IP核连线信号完整性选择使能信号输入 引脚SIEN，而在片内输出连接各个IP核对应的所述边缘封装单元链路2。
实施例二 本实施例与实施例一相同，特别之处如下参见图1，并行测试总线1有 一组外接测试总线信号输入引脚TAMI和一组外接测试总线信号输出引脚ΤΑΜ0，而在片内 输出连接内部所述边缘封装单元链路2 ；每一边缘封装单元链路2有一组外接片上系统功 能信号输入引脚PI或片上系统功能信号输出引脚PO和一个外接边缘封装单元链路使能信 号输入引脚WSE，而在片内输出连接并行测试总线1 ；时钟控制单元3有一个外接系统工作 时钟信号输入引脚CLK、一个外接测试使能信号输入引脚TEN、一个外接IP核测试时钟信号 输入引脚IPTCLK和一个外接边缘封装单元链路测试时钟信号输入引脚WCLK，而片内输出 连接内部各个IP核和同一 IP核的边缘封装单元链路2 ；IP核选择译码单元4有一组外接 IP核选择码信号输入引脚IPSel和一个外接测试时钟信号输入引脚TCLK，而在片内输出连 接内部时钟控制单元3 ；IP核连线信号完整性选择译码单元5有一组外接IP核连线信号 完整性选择码信号输入引脚SISel和一个外接IP核连线信号完整性选择使能信号输入引 脚SIEN，而在片内输出连接各个IP核对应的边缘封装单元链路2。参见图4上述的并行测 试总线1由η组测试通路组成，每一组测试通路都包括一条测试输入通路和一条测试输出 通路构成，其中，每一条测试输入通路外接一个测试访问通道信号输入引脚ΤΑΜΙ，每一条测 试输出通路外接一个测试访问通道信号输出引脚ΤΑΜΟ，η为SOC所包含的IP核数目；在片 内每条测试输入通路通过m个三态门TSIiij与对应IPi核的边缘封装单元链路2输入端相 连，其中m代表IPi核中的扫描链个数，j代表该三态门TSIq的输出连接到IPi核中的第 j条扫描链；每条测试输出通路m个三态门TSOm与对应IPi核的边缘封装单元链路2输出 端相连，其中m代表IPi核中的扫描链个数，j代表IPi核中的第j条扫描链得输出端连接 到该三态门TSOiij的输入端。参见图6、图8、图9和图10，上述的边缘封装单元链路2是 由每个IP核中各个输入型边缘封装单元和输出型边缘封装单元组成，输入型边缘封装单 元是将边缘封装单元中边缘封装单元链路的输出端口连接相对应的IP核输入端口，输出 型边缘封装单元则是将边缘封装单元中边缘封装单元链路的输入端口连接IP核的输出端 口。连接方式每一条完整的边缘封装单元链路都有一个外接测试使能信号输入引脚TEN、 一个边缘封装单元使能信号WSE、一个外接边缘封装单元信号完整性使能信号输入引SIipn 和一个相应IP核测试工作时钟信号wclk，在任意完整的边缘封装单元链路中，第一个边缘 封装单元有一个连接相应并行测试总线1中输入通道TAMI的输入端口 wsi，在单元外输出 连接相对应的IP核后续一个边缘封装单元；后续的边缘封装单元有一个连接前一个边缘 封装单元中边缘封装单元链路输出端口 WSO的边缘封装单元链路输入端口 wsi，在单元外 输出连接后续一个边缘封装单元；周而复始，直至本条边缘封装单元链路中最后一个边缘 封装单元；本条边缘封装单元链路中最后一个边缘封装单元有一个连接前一个边缘封装单 元中边缘封装单元链路输出端口 WSO的边缘封装单元链路输入端口(wsi)，在单元外输出 连接相对应的并行测试总线中的输出通道TAMO ；在任意完整的边缘封装单元链路中，所有
11输入型边缘封装单元有一个连接片上系统中的输入端口 PO或者与之相连的输出型边缘封 装单元的功能信号输出端口 do的边缘封装单元功能信号输入端口 di，在单元外有一输出 do连接IP核输入端口 ；在任意完整的边缘封装单元链路中，所有输出型边缘封装单元有一 个连接IP核输出端口的边缘封装单元功能信号输入端口 di，在单元外有一输出do连接片 上系统中的输出端口 PO或与之相连的输入型边缘封装单元功能信号输入端口 di。参见图 5，上述的输出型边缘封装单元WC2由一个与门Cl、四个二选一选择器M1、M2、M3、M4和三个 D触发器D1、D2、D3组成。连接方式二选一数据选择器Ml有一个边缘封装单元功能输入 端口 di、一个边缘封装单元链路输入端口 wsi和一个边缘封装单元链路扫描使能输入端口 wse，在单元内输出连接D触发器Dl的数据输入端口 D ;D触发器Dl有一个外接边缘封装单 元测试时钟信号wclk和一个边缘封装单元链路输出端口 wso，在单元内部输出连接一个二 输入与门cl的输入端和一个二选一选择器M3的输入端；二选一选择器M3有一个外接的 边缘封装单元信号完整性使能信号wSI，在单元内部输出连接D触发器D2的数据输入端D ； D触发器D2在单元内部正相输出Q连接二选一选择器M2的一个输入端，反相输出连接二 选一选择器M3的一个输入端；二选一选择器M2有一个外接边缘封装单元功能输入端口 di 和一个边缘封装单元测试使能输入端口 wten，在单元外部输出连接边缘封装单元功能输出 端口 do ；二输入与门cl有一个外接的边缘封装单元信号完整性使能信号wSI，在单元内部 输出连接二选一选择器M4的输入端；D触发器D3有一个外接边缘封装单元测试时钟输入 端口 wclk和一个来自其反相输出端口的数据输入端口，在单元内部连接二选一选择器M4 的输入端口 ；二选一选择器M4有一个外接边缘封装单元测试时钟输入端口 wclk，在单元内 部输出连接D触发器D2的时钟输入端。参见图7，上述的输入型边缘封装单元(WCl)由一 个二输入与门c2、一个二输入异或门Cl、五个二选一选择器Ml、M2、M3、M4、M5和两个D触 发器DI、D2组成。连接方式二选一选择器有一个边缘封装单元功能输入端口 di和一个 边缘封装单元信号完整性使能信号wSI，在单元内部输出连接二选一选择器M2的输入端； 二选一选择器M2有一个边缘封装单元链路输入端口 wsi，在单元内部输出连接到D触发器 D2数据输入端口 D ;D触发器D2有一个外接边缘封装单元测试时钟信号输入端口 wclk和 一个边缘封装单元链路输出端口 do ；二选一选择器M3有一个边缘封装单元功能输入端口 di和一个一个边缘封装单元链路输出端口 wso，在单元外部连接边缘封装单元功能输出端 口 do ；二选一选择器M4有一个边缘封装单元功能输入端口 di，在单元内部输出连接一个二 选一选择器M5输入端；二选一选择器M5有一个边缘封装单元功能输入端口 di，在单元内 部输出连接到D触发器Dl数据输入端口 D和二输入异或门cl的输入端口 ；D触发器Dl有 一个外接边缘封装单元测试时钟信号输入端口 wclk，在单元内部输出连接到二输入异或门 cl的输入端口 ；二输入异或门cl在单元内部输出连接到二输入与门c2的输入端口 ；二输 入与门c2有一个外接边缘封装单元测试时钟信号wclk输入端口的反相输入，在单元内部 输出连接到二选一选择器Ml和M4的输入端口。参见图4，上述的时钟控制单元3由一个 非门El和3η个二输入与门组成，其中，η为片上系统中所含IP核的个数。连接方式非门 El有一个连接测试使能信号的输入端口 TEN，在单元内输出连接二输入与门Cnl的一个输入 端；每一个二输入与门Cnl有一个连接外接系统工作时钟信号CLK，在单元外输出连接所对 应IPn核工作时钟输入端Clk ；每一个二输入与门Cn2有一个连接IP核选择译码单4元中的 IP核选择信号输出端口的输入端Sipn和一个连接外接IP核测试时钟信号的输入端IPTCLK，在单元外输出连接所对应IPn核测试时钟信号输入端T-clk ；每一个二输入与门Cn3有一个 连接IP核选择译码单元4中的IP核选择信号输出端口的输入端Sipn和一个连接边缘封装 单元链路测试时钟信号的输入端WCLK，在单元外输出连接边缘封装单元链路2。参见图11， 上述的IP核选择译码单元4是一种选择待测IP核的选择信号译码电路结构。连接方式 IP核选择译码单元4有一个外接测试使能信号的输入端口 TEN和一个外接测试时钟信号 的输入端口 TCLK ；当片上系统中有η个IP核时，完整的IP核选择译码单元是由η个IP核 选择译码单元子单元组成；第一个IP核选择译码单元子单元有一个外接IP核选择码信号 的输入端口 IPSel，在单元外输出连接后续的IP核选择译码单元子单元和时钟控制单元3 ； 后续的IP核选择译码单元子单元有一个连接前一个IP核选择译码单元子单元输出端的 输入信号，在单元外输出连接后续的IP核选择译码单元子单元和时钟控制单元3 ；周而复 始，直至IP核选择译码单元中的最后一个IP核选择译码单元子单元。参见图13，上述的 IP核选择译码单元子单元由两个D触发器Dl、D2组成。连接方式D触发器Dl有一个外 接测试时钟信号的输入端口 TCLK和一个来自第i-Ι个IP核选择译码单元输出端的输入端 口 SelIPIh (如是第一个IP核选择译码单元子单元，则为外接IP核选择码信号的输入端口 SISel)，在单元内输出连接D触发器D2的数据输入端口 D，在单元外输出SelIPIi连接后续 的第i个IP核选择译码单元；D触发器D2有一个外接测试使能信号的输入端口 TEN，在单 元外输出Sipi连接时钟控制单元3。参见图12，上述的IP核信号完整性选择译码单元5是 一种选择待测IP核是否进行信号完整性测试的选择信号译码电路结构。连接方式IP核 信号完整性选择译码单元5有一个外接测试使能信号的输入端口 TEN和一个外接测试时钟 信号的输入端口 TCLK ；当片上系统中有η个IP核时，电路由η个IP核信号完整性选择译 码单元子单元组成；第一个IP核信号完整性选择译码单元子单元有一个外接IP核连线信 号完整性选择码信号的输入端口 SISel，在单元外输出连接后续的IP核信号完整性选择译 码单元子单元和边缘封装单元链路单元2 ；后续的IP核信号完整性选择译码单元子单元有 一个连接前一个IP核信号完整性选择译码单元子单元输出端的输入信号，在单元外输出 连接后续的IP核信号完整性选择译码单元子单元和边缘封装单元链路单元2 ；周而复始， 直至IP核选择译码单元中的最后一个IP核信号完整性选择译码单元子单元。参见图14， 上述的IP核信号完整性选择译码单元子单元由两个D触发器D1、D2组成。连接方式D触 发器Dl有一个外接测试时钟信号的输入端口 TCLK和一个来自前一个IP核信号完整性选 择译码单元子单元(既第i_l个)输出端的输入端口 SISelIPH (如是第一个IP核信号完 整性选择译码单元子单元，则为外接IP核连线信号完整性选择码信号的输入端口 SISel)， 在单元内输出SISelIPi连接另一个D触发器D2的数据输入端D，在单元外输出连接后续的 第i+Ι个IP核信号完整性选择译码单元子单元；D触发器D2有一个外接测试使能信号的 输入端口 TEN，在单元外输出SIipi连接边缘封装单元链路单元2。 实施例三本集成电路片上系统核间连线故障的测试方法是参见图2，上述的IP 核核间连线故障的测试寻访机制6在TEN = 1时，开始工作。每个IP核边缘封装单元链路 2都与并行测试总线1相连。首先配置IP核选择信号SelectIPi以及IP核信号完整性选 择信号SISelHV根据IP核选择译码单元5产生的IP核选择信号，在选中某一 IPi核的 同时，也选中相应的边缘封装单元链路3i，并与时钟控制单元4 一起作用。此时，首先可通 过并行测试总线1的TAMI端口对该边缘封装单元链路2i加入相应的IP核核间连线故障测
13试码，并将此测试码移位至边缘封装单元链路2i的最后一个边缘封装单元；若IP核信号 完整性选择信号SISelIPi为1，则进行核间连线的信号完整性测试，启动激励核边缘封装输 出单元WC2的测试码自动生成功能以及响应核边缘封装输出单元WCl的信号完整性捕获功 能，否则进行普通的核间连线测试；其次，选中响应核IPi+1核的边缘封装单元链路2i+1，将 IPi核边缘封装单元链路通过互连线传送来得信号移位至并行测试总线1的TAMO端口 ； 最后，对从TAMO端口获得的数据进行分析，判断IPi核至其响应核IPi+1核传输方向的连线 故障情况。这样就完成了 IPi核与IPi+1核的连线故障测试。重复上述过程，即可完成全部 IP核核间连线故障的测试。上述的IP核核间连线故障的测试码如图17所示，共包含32种 基本码型。码型分为4组，图17的第一列表示每组的种子。A表示侵扰线，V表示受害线。 测试码的位数等于IP核选择译码单元5所选中IP核的输入输出端口数。
参见图3，上述的IP核内故障测试寻访机制7在TEN = 1时，开始工作。该机制通 过并行测试总线1，并行连接不同IP核的边缘封装单元2。根据IP核选择译码单元产生4 的IP核选择信号，选中相应的IP核，并与时钟控制单元一起作用为测试提供边缘封装单元 的测试时钟以及IP核内部测试试时钟，进而使被选中的一个或几个IP核可以同时使用并 行测试总线和测试时钟的情况下进行测试，其测试图形为该IP核原来的测试图形，无需重 新生成。通过边缘封装单元链路2可实现IP核原始输入端口测试码的输入和IP核原始输 出端口测试响应的输出。重复上述操作即可完成对所有IP核内部单元的测试。
权利要求
一种集成电路片上系统核间连线故障的测试系统，由并行测试总线(1)、边缘封装单元链路(2)、时钟控制单元(3)、IP核选择译码单元(4)与IP核连线信号完整性选择译码单元(5)组成，其特征在于所述并行测试总线(1)有一组外接测试总线信号输入引脚(TAMI)和一组外接测试总线信号输出引脚(TAMO)，而在片内输出连接内部所述边缘封装单元链路(2)；所述边缘封装单元链路(2)有一组外接片上系统功能信号输入引脚(PI)或片上系统功能信号输出引脚(PO)和一个外接边缘封装单元链路使能信号输入引脚(WSE)，而在片内输出连接所述并行测试总线(1)；所述时钟控制单元(3)有一个外接系统工作时钟信号输入引脚(CLK)、一个外接测试使能信号输入引脚(TEN)、一个外接IP核测试时钟信号输入引脚(IPTCLK)和一个外接边缘封装单元链路测试时钟信号输入引脚(WCLK)，而片内输出连接内部各个IP核和同一IP核的所述边缘封装单元链路(2)；所述IP核选择译码单元(4)有一组外接IP核选择码信号输入引脚(IPSel)和一个外接测试时钟信号输入引脚(TCLK)，而在片内输出连接所述内部时钟控制单元(3)；所述IP核连线信号完整性选择译码单元(5)有一组外接IP核连线信号完整性选择码信号输入引脚(SISel)和一个外接IP核连线信号完整性选择使能信号输入引脚(SIEN)，而在片内输出连接各个IP核对应的所述边缘封装单元链路(2)。
2.根据权利要求1所述的集成电路片上系统核间连线故障的测试系统，其特征在于所 述的并行测试总线(1)由η组测试通路组成，每一组测试通路都包括一条测试输入通路和 一条测试输出通路构成，其中，每一条测试输入通路外接一个测试访问通道信号输入引脚 (TAMI)，每一条测试输出通路外接一个测试访问通道信号输出引脚(TAMO)，η为集成电路 片上系统所包含的IP核数目；在片内每条测试输入通路通过m个三态门(TSIiij)与对应IPi 核(第i个待测IP核)的边缘封装单元链路(2)输入端相连，其中m代表IPi核中的扫描 链个数，j代表该三态门(TSIiij)的输出连接到IPi核中的第j条扫描链；每条测试输出通 路m个三态门(TSIu)与对应巩核的边缘封装单元链路⑵输出端相连，其中m代表IPi 核中的扫描链个数，j代表IPdS中的第j条扫描链得输出端连接到该三态门(TSIm)的输 入端。
3.根据权利要求1所述的集成电路片上系统核间连线故障的测试系统，其特征在于 所述的边缘封装单元链路(2)是由每个IP核中各个输入型边缘封装单元和输出型边缘封 装单元组成，输入型边缘封装单元是将边缘封装单元中边缘封装单元链路的输出端口连接 相对应的IP核输入端口，输出型边缘封装单元则是将边缘封装单元中边缘封装单元链路 的输入端口连接IP核的输出端口 ；连接方式每一条完整的边缘封装单元链路都有一个外 接测试使能信号输入引脚(TEN)、一个边缘封装单元使能信号(WSE)、一个外接边缘封装单 元信号完整性使能信号输入引(SIipn)和一个相应IP核测试工作时钟信号(wclk)，在任意 完整的边缘封装单元链路中，第一个边缘封装单元有一个连接相应并行测试总线1中输入 通道(TAMI)的输入端口(wsi)，在单元外输出连接相对应的IP核后续一个边缘封装单元; 后续的边缘封装单元有一个连接前一个边缘封装单元中边缘封装单元链路输出端口(WSO) 的边缘封装单元链路输入端口(wsi)，在单元外输出连接后续一个边缘封装单元；周而复 始，直至本条边缘封装单元链路中最后一个边缘封装单元；本条边缘封装单元链路中最后 一个边缘封装单元有一个连接前一个边缘封装单元中边缘封装单元链路输出端口(WSO) 的边缘封装单元链路输入端口(wsi)，在单元外输出连接相对应的并行测试总线中的输出通道(TAMO)；在任意完整的边缘封装单元链路中，所有输入型边缘封装单元有一个连接片 上系统中的输入端口(PO)或者与之相连的输出型边缘封装单元的功能信号输出端口(do) 的边缘封装单元功能信号输入端口(di)，在单元外有一输出(do)连接IP核输入端口 ；在 任意完整的边缘封装单元链路中，所有输出型边缘封装单元有一个连接IP核输出端口的 边缘封装单元功能信号输入端口(di)，在单元外有一输出(do)连接片上系统中的输出端 口(PO)或与之相连的输入型边缘封装单元功能信号输入端口(di)。
4.根据权利要求3所述的集成电路片上系统核间连线故障的测试系统，其特征在于所 述的输出型边缘封装单元(WC2)由一个与门(Cl)、四个二选一选择器(M1、M2、M3、M4)和三 个D触发器(DI、D2、D3)组成；连接方式二选一数据选择器(Ml)有一个边缘封装单元功 能输入端口(di)、一个边缘封装单元链路输入端口(wsi)和一个边缘封装单元链路扫描使 能输入端口(wse)，在单元内输出连接D触发器(Dl)的数据输入端口(D) ；D触发器(Dl)有 一个外接边缘封装单元测试时钟信号(WClk)和一个边缘封装单元链路输出端口(WSO)，在 单元内部输出连接一个二输入与门(cl)的输入端和一个二选一选择器(M3)的输入端；二 选一选择器(M3)有一个外接的边缘封装单元信号完整性使能信号(wSI)，在单元内部输出 连接D触发器(D2)的数据输入端(D) ；D触发器(D2)在单元内部正相输出(Q)连接二选一 选择器(M2)的一个输入端，反相输出连接二选一选择器(M3)的一个输入端；二选一选择器 (M2)有一个外接边缘封装单元功能输入端口(di)和一个边缘封装单元测试使能输入端口 (wten)，在单元外部输出连接边缘封装单元功能输出端口(do) ；二输入与门(cl)有一个外 接的边缘封装单元信号完整性使能信号(《Si)，在单元内部输出连接二选一选择器(M4)的 输入端；D触发器(D3)有一个外接边缘封装单元测试时钟输入端口(wclk)和一个来自其 反相输出端口的数据输入端口，在单元内部连接二选一选择器(M4)的输入端口 ；二选一选 择器(M4)有一个外接边缘封装单元测试时钟输入端口(wclk)，在单元内部输出连接D触发 器(D2)的时钟输入端。
5.根据权利要求3所述的集成电路片上系统核间连线故障的测试系统，其特征在于所 述的输入型边缘封装单元(WCl)由一个二输入与门(C2)、一个二输入异或门(Cl)、五个二 选一选择器(M1、M2、M3、M4、M5)和两个D触发器(D1、D2)组成。连接方式二选一选择器 (Ml)有一个边缘封装单元功能输入端口(di)和一个边缘封装单元信号完整性使能信号 (wSI)，在单元内部输出连接二选一选择器(M2)的输入端；二选一选择器(M2)有一个边缘 封装单元链路输入端口(wsi)，在单元内部输出连接到D触发器(D2)数据输入端口(D) ；D 触发器(D2)有一个外接边缘封装单元测试时钟信号输入端口(wclk)和一个边缘封装单元 链路输出端口(do) ；二选一选择器(M3)有一个边缘封装单元功能输入端口(di)和一个一 个边缘封装单元链路输出端口(WSO)，在单元外部连接边缘封装单元功能输出端口(do)； 二选一选择器(M4)有一个边缘封装单元功能输入端口(di)，在单元内部输出连接一个二 选一选择器(M5)输入端；二选一选择器(M5)有一个边缘封装单元功能输入端口(di)，在 单元内部输出连接到D触发器(Dl)数据输入端口(D)和二输入异或门(cl)的输入端口 ； D触发器(Dl)有一个外接边缘封装单元测试时钟信号输入端口(wclk)，在单元内部输出连 接到二输入异或门(cl)的输入端口 ；二输入异或门(cl)在单元内部输出连接到二输入与 门(c2)的输入端口 ；二输入与门(c2)有一个外接边缘封装单元测试时钟信号(wclk)输入 端口的反相输入，在单元内部输出连接到二选一选择器(Ml)和(M4)的输入端口。
6.根据权利要求1所述的集成电路片上系统核间连线故障的测试系统，其特征在于所 述的时钟控制单元(3)由一个非门(El)和3η个二输入与门组成，其中，η为片上系统中 所含IP核的个数；连接方式非门(El)有一个连接测试使能信号的输入端口(TEN)，在单 元内输出连接二输入与门(Cnl)的一个输入端；每一个二输入与门(Cnl)有一个连接外接系 统工作时钟信号(CLK)，在单元外输出连接所对应IPn核工作时钟输入端(Clk)；每一个二 输入与门(Cn2)有一个连接IP核选择译码单元(4)中的IP核选择信号输出端口的输入端 (Sipn)和一个连接外接IP核测试时钟信号的输入端(IPTCLK)，在单元外输出连接所对应IPn核测试时钟信号输入端(T-clk)；每一个二输入与门(Cn3)有一个连接 IP核选择译码单元(4)中的IP核选择信号输出端口的输入端(Sipn)和一个连接边缘封装 单元链路测试时钟信号的输入端(WCLK)，在单元外输出连接边缘封装单元链路(2)。
7.根据权利要求1所述的集成电路片上系统核间连线故障的测试系统，其特征在于所 述的IP核选择译码单元(4)是一种选择待测IP核的选择信号译码电路结构。连接方式 IP核选择译码单元⑷有一个外接测试使能信号的输入端口(TEN)和一个外接测试时钟信 号的输入端口(TCLK)；当片上系统中有η个IP核时，完整的IP核选择译码单元是由η个 IP核选择译码单元子单元组成；第一个IP核选择译码单元子单元有一个外接IP核选择码 信号的输入端口 IPSel，在单元外输出连接后续的IP核选择译码单元子单元和时钟控制单 元3 ；后续的IP核选择译码单元子单元有一个连接前一个IP核选择译码单元子单元输出 端的输入信号，在单元外输出连接后续的IP核选择译码单元子单元和时钟控制单元(3)； 周而复始，直至IP核选择译码单元中的最后一个IP核选择译码单元子单元。
8.一种采用权利要求7所述测试系统的集成电路片上系统核间连线故障的测试方法， 采用根据权利要求7所述测试系统的集成电路片上系统核间连线故障的测试方法进行故 障测试，其特征在于所述的IP核选择译码单元子单元由两个D触发器(D1、D2)组成。连接 方式D触发器(Dl)有一个外接测试时钟信号的输入端口(TCLK)和一个来自第i-Ι个IP 核选择译码单元子单元输出端的输入端口(SelIPlH)，如是第一个IP核选择译码单元子 单元，则为外接IP核选择码信号的输入端口 SISel ；在单元内输出连接D触发器(D2)的数 据输入端口(D)，在单元外输出(SelIPIi)连接后续的第i+Ι个IP核选择译码单元子单元； D触发器(D2)有一个外接测试使能信号的输入端口(TEN)，在单元外输出(Sipi)连接时钟 控制单元(3)。
9.根据权利要求8所述的集成电路片上系统核间连线故障的测试方法，其特征在于所 述的IP核信号完整性选择译码单元(5)是一种选择待测IP核是否进行信号完整性测试的 选择信号译码电路结构；连接方式IP核信号完整性选择译码单元(5)有一个外接测试使 能信号的输入端口(TEN)和一个外接测试时钟信号的输入端口(TCLK)；当片上系统中有η 个IP核时，电路由η个IP核信号完整性选择译码单元子单元组成；第一个IP核信号完整 性选择译码单元子单元有一个外接IP核连线信号完整性选择码信号的输入端口(SISel)， 在单元外输出连接后续的IP核信号完整性选择译码单元子单元和边缘封装单元链路单元 (2)；后续的IP核信号完整性选择译码单元子单元有一个连接前一个IP核信号完整性选择 译码单元子单元输出端的输入信号，在单元外输出连接后续的IP核信号完整性选择译码 单元子单元和边缘封装单元链路单元(2)；周而复始，直至IP核选择译码单元中的最后一 个IP核信号完整性选择译码单元子单元
10.根据权利要求9所述的集成电路片上系统核间连线故障的测试方法，其特征在于 所述的IP核信号完整性选择译码单元子单元由两个D触发器(D1、D2)组成。连接方式D 触发器(Dl)有一个外接测试时钟信号的输入端口(TCLK)和一个来自前一个IP核信号完 整性选择译码单元子单元(既第i-Ι个)输出端的输入端口(SISeinV1),如是第一个IP 核信号完整性选择译码单元子单元，则为外接IP核连线信号完整性选择码信号的输入端 口 SISel，在单元内输出SISelIPi连接另一个D触发器(D2)的数据输入端(D)，在单元外输 出连接后续的第i+Ι个IP核信号完整性选择译码单元子单元；D触发器(D2)有一个外接 测试使能信号的输入端口(TEN)，在单元外输出(SIm)连接边缘封装单元链路单元(2)。
11.根据权利要求8所述集成电路片上系统核间连线故障的测试方法，其特征在于所 述的测试寻访机制部分由IP核间连线故障测试寻访机制(6)和IP核内故障测试寻访机制 (7)组成。
12.根据权利要求11所述的集成电路片上系统核间连线故障的测试方法，其特征在于 所述的IP核核间连线故障的测试寻访机制中，每个IP核边缘封装单元链路都与并行测试 总线相连；根据IP核选择译码单元产生的IP核选择信号，选中某一 IPi核以及与其相连的 IP核的同时，也选中相应的边缘封装单元链路，并与时钟控制单元一起作用。此时，首先可 通过并行测试总线的(TAMI)端口对该边缘封装单元链路(2)加入相应的IP核核间连线故 障测试码，并将此测试码移位至边缘封装单元链路的最后一个边缘封装单元；同时，选中与 IPi相连的其他IP核的边缘封装单元链路，获取IPi核边缘封装单元链路通过互连线传送 来得信号并将其移位至并行测试总线的(TAMO)端口 ；最后，对从(TAMO)端口获得的数据进 行分析，判断IPi核至其他IP核传输方向的连线故障情况。重复上述过程，完成全部IP核 核间连线故障的测试。
13.根据权利要求11所述的集成电路片上系统核间连线故障的测试方法，其特征在于 所述的IP核内故障的测试寻访机制中，通过并行测试总线，并行连接不同IP核的边缘封装 单元；根据IP核选择译码单元产生的IP核选择信号，选中相应的IP核，并与时钟控制单元 一起作用，进而使被选中的一个或几个IP核可以同时使用并行测试总线和测试时钟的情 况下进行测试，其测试图形为该IP核原来的测试图形，无需重新生成。通过边缘封装单元 链路可实现IP核原始输入端口测试码的输入和IP核原始输出端口测试响应的输出；重复 上述操作即可完成对所有IP核内部单元的测试。
全文摘要
本发明涉及一种集成电路片上系统核间连线故障的测试系统和方法。本系统包含有为完善集成电路片上系统中IP核间连线故障测试和IP核内故障测试而增加的电路结构和基于此电路结构运行的测试寻访机制。本发明能够对集成电路片上系统的IP核间连线进行测试，测试覆盖的故障类型包括固零故障、固一故障、开路故障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构兼容，实现了较高的灵活性以及测试资源的充分利用，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。
文档编号G01R31/02GK101923133SQ20101002311
公开日2010年12月22日 申请日期2010年1月21日 优先权日2010年1月21日
发明者丁梦玲, 张冬, 张金艺, 施慧, 李娇, 杨晓冬, 翁寒一, 蔡万林, 黄徐辉 申请人:上海大学