专利名称：硅通孔测试结构及测试方法
技术领域：
本发明涉及半导体测试技术领域，特别涉及一种用于测试硅通孔应力对互连结构产生影响的范围的硅通孔测试结构及测试方法。
背景技术：
随着便携式电子设备例如手机等的快速发展，便携式电子设备的体积变得越来越小，提供的功能变得越来越广泛，因此非常有必要在不增加设备尺寸的前提下，提高内置芯片的集成度。目前，三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于娃通孔(Through Silicon Via, TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点:(1)高密度集成。通过三维堆叠，可以大幅度的提高半导体器件的集成度，减小封装的几何尺寸，满足微电子产品对于多功能和小型化的需求；(2)提高电性能。由于硅通孔技术可以大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题，提高电性能；(3)多功能集成。传统的二维SOC技术必须通过复杂的设计以及很大的芯片尺寸来实现将具有有限几种功能的芯片进行集成，很难实现多功能芯片的集成，而通过利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。目前形成硅通孔的主要方法包括:利用干法刻蚀在半导体衬底的第一表面形成通孔；在所述通孔侧壁和底部表面形成隔离层；采用电镀的方法将铜填充满所述通孔，并用化学机械抛光移除多余的铜电镀层；对所述半导体衬底的第二表面进行化学机械抛光，直到暴露出填充满铜的通孔，形成硅通孔，所述第二表面与第一表面相对。更多关于硅通孔的信息请参考公开号为US2010/0171226A1的美国专利文献。但是由于所述硅通孔贯穿半导体衬底，所述硅通孔会对附近的互连结构和半导体器件造成影响，因此在所述硅通孔的周围需要空出一块隔离区，在所述隔离区内不能形成有互连结构和半导体器件，以免对所述互连结构、半导体器件的电学性能造成不良影响。但目前还没有一种半导体测试结构能有效地测试出互连结构在硅通孔周围的隔离区范围。
发明内容
本发明解决的问题是提供一种硅通孔测试结构及测试方法，用来测试互连结构在硅通孔周围的隔离区范围。为解决上述问题，本发明实施例提供了一种硅通孔测试结构，包括:半导体衬底，位于所述半导体衬底表面的层间介质层，位于所述半导体衬底和层间介质层内的娃通孔；还包括，至少一个互连结构环，所述互连结构环以硅通孔为中心呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联。可选的，所述金属层至少包括两层。可选的，当所述互连结构环为至少两个时，所述互连结构环呈同心环分布，各互连结构之间的间距相等。可选的，所述同心环分布为同心圆环分布或同心矩形环分布。可选的，所述互连结构环为非封闭。可选的，所述硅通孔的数量为至少一个。当所述互连结构环为多个时，所述相邻的互连结构环中位于同一层的金属层和位于同一层的导电插塞之间的间距等于最小设计间距。本发明实施例还提供了一种利用所述硅通孔测试结构的测试方法，包括:在远离硅通孔的方向上依次对相邻的互连结构环施加测试电压，测试对应的击穿电压；将所述击穿电压与参考击穿电压进行比较，获得硅通孔产生的应力对层间介质层产生影响的最大范围。可选的，所述参考击穿电压为没有硅通孔的形状相同的互连结构环中对应的两个互连结构环之间的击穿电压。可选的，当某次测得的击穿电压第一次等于所述参考击穿电压时，对应的两个互连结构环中更靠近硅通孔的互连结构环围成的区域即为硅通孔的应力对层间介质层的影响的最大范围。本发明实施例还提供了另一种利用所述硅通孔测试结构的测试方法，包括:在远离硅通孔的方向上依次对每一个互连结构环的开口两端施加测试电压，测试对应的电阻；将所述电阻与参考电阻进行比较，获得硅通孔产生的应力对互连结构产生影响的最大范围。可选的，所述参考电阻为没有硅通孔的形状相同的互连结构环的电阻。可选的，当某次测得的电阻第一次等于所述参考电阻时，对应的互连结构环围成的区域为硅通孔的应力对互连结构产生影响的最大范围。与现有技术相比，本发明具有以下优点:所述至少一个互连结构环呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联而成。通过测试互连结构环的电阻，并将所述测得的电阻与参考电阻进行比较，即可得到硅通孔与互连结构之间的隔离区范围是否合适，检测方法方便快捷。进一步的，当所述互连结构环至少为两个时，通过测试相邻的互连结构环的击穿电压，并将所述测得的击穿电压与参考击穿电压进行比较，即可得到硅通孔对于互连结构的隔离区的范围，方便快捷。
图1是本发明 第一实施例的硅通孔测试结构的结构示意图；图2是本发明第一实施例的硅通孔测试结构的剖面结构示意图3是本发明另一实施例的硅通孔测试结构的结构示意图；图4是本发明实施例的硅通孔测试结构的测试方法的流程示意图；图5为本发明实施例的硅通孔测试结构的测试方法的流程示意图。
具体实施例方式在现有技术中，为了能使芯片实现三维堆叠，硅通孔贯穿整个半导体衬底以实现上下两个芯片之间的电连接。其中，所述硅通孔中填充的是铜。但是当所述半导体衬底的温度发生变化时，由于所述铜和半导体衬底的热膨胀系数不匹配，容易使得硅通孔对周围的半导体衬底、层间介质层产生拉伸或压缩应力，所述拉伸或压缩应力使得最终在所述硅通孔周围形成的层间介质层、金属互连层的晶格发生了变化，从而使得互连结构的电学性能发生了变化。而且，随着越来越多的集成电路使用低K介电材料作为层间介质层的材料，由于所述低K介电材料机械强度较低，所述层间介质层容易发生变形，使得互连结构容易发生变形或产生缺陷，互连结构的电学参数发生变化。因此，为了避免互连结构的电学参数发生变化，不会使得最终形成的集成电路的性能发生改变，应该在所述硅通孔周围的区域设置对于互连结构的隔离区，即在集成电路设计中在所述隔离区内不得设置有互连结构。因此，发明人经过研究，提出了一种硅通孔测试结构及测试方法，所述硅通孔测试结构包括:半导体衬底，位于所述半导体衬底表面的层间介质层，位于所述半导体衬底和层间介质层内的硅通孔；至少一个互连结构环，所述互连结构环以硅通孔为中心呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联而成。由于所述互连结构环以硅通孔为中心呈环形分布在所述硅通孔外围，在远离硅通孔的方向上依次对互连结构环进行电阻测试，将所述测得的电阻与参考电阻进行比较，即可得到对应隔离区的范围，方便快捷。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。本发明实施例首先提供了一种硅通孔测试结构，请一并参考图1和图2，所述图1为本实施例的硅通孔测试结构的俯视视角的结构示意图，所述图2为图1中的硅通孔测试结构沿AA'切割线的剖面结构示意图，具体包括:半导体衬底100，位于所述半导体衬底100表面的层间介质层110,贯穿所述层间介质层110和半导体衬底100的娃通孔120 ;至少一个互连结构环130，所述若干个互连结构环130位于所述硅通孔120的周围的层间介质层110内且以所述硅通孔120为中心围成若干个同心环，所述互连结构环130由不同层的金属层131和位于所述金属层131之间的导电插塞135串联而成。所述半导体衬底100为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底其中的一种。所述层间介质层Iio的材料为氧化娃或低K介电材料。所述娃通孔120位于所述层间介质层110和半导体衬底100内，所述娃通孔120可以贯穿所述半导体衬底100和层间介质层110，也可以不贯穿所述半导体衬底100和层间介质层110，在所述硅通孔120表面通过一层金属互连层与其他半导体器件和互连结构相连接。在本实施例中，所述娃通孔120贯穿所述半导体衬底100和层间介质层110,所述娃通孔120表面形成有一层金属互连层(未图示)，所述金属互连层与互连结构环的顶层金属层位于同一层。在其他实施例中，所述金属互连层也可以与互连结构环的顶层金属层位于不同层。所述硅通孔120包括通孔(未图示)、位于所述通孔侧壁的绝缘层(未图示)、位于所述绝缘层表面的填充满所述通孔的导电材料(未图示)。所述绝缘层是用来将硅通孔中的导电材料与半导体衬底电学隔离，避免后续利用硅通孔进行电学连接时发生漏电或短路。在所述导电材料和绝缘层之间，还可以形成有扩散阻挡层(未图示)。所述扩散阻挡层既可以防止所述导电材料扩散进绝缘层中，影响绝缘层的绝缘性能，还可以作为导电材料和绝缘层的粘结层，防止导电材料和绝缘层剥离。在本实施例中，所述互连结构环130包围一个硅通孔120。在其他实施例中，请参考图3，所述互连结构环130包围有若干个硅通孔120'。所述至少一个互连结构环130以所述若干个硅通孔120'的中心点为中心呈同心环分布。请继续参考图1和图2，所述互连结构环130包括若干层金属层131和导电插塞135。所述金属层131和导电插塞135的材料为铜、铝、钨等。在现有的集成电路制造工艺中，所述层间介质层110中的金属层通常为多层，为了能准确测得硅通孔120是否会对互连结构环130的其中一层金属层造成了损伤，或是否会对某个高度的层间介质层110造成了损伤，或是否会对其中一层的导电插塞135造成损伤，需要测试对应的金属层是否位于所述硅通孔120应力的影响范围内，对应的层间介质层110是否位于所述硅通孔120应力的影响范围内，对应的导电插塞135是否位于所述硅通孔120应力的影响范围内，从而测试出所述硅通孔120对于互连结构的隔离区的范围。因此，所述互连结构环130包含的金属层的数量需要尽可能地多。在本实施例中，所述互连结构环130包括三层金属层131和两层导电插塞135。在其他实施例中，所述互连结构环至少包括两层金属层和一层导电插塞。所述若干层金属层131和导电插塞135串联形成互连结构环130，所述互连结构环130可以封闭的，也可以非封闭的。在本实施例中，所述互连结构环130为非封闭的，具有开口，当测试电压施加在所述互连结构环130的开口两端时，可以检测每一个互连结构环130的电阻，从而判断所述互连结构环130是否受到损伤。当所述互连结构环为多个时，所述互连结构环130围绕硅通孔围成若干个同心环。所述同心环的形状为同心圆环或同心矩形环。所述硅通孔的横截面的形状为圆形或矩形。所述同心环的形状可以与硅通孔的形状相对应，也可以不对应。在本实施例中，所述硅通孔的形状为圆形，所述同心环的形状为同心矩形环。在其他实施例中，当所述同心环的形状与硅通孔的形状相对应时，如果所述硅通孔的形状为圆形，所述同心环的形状为同心圆环；如果所述硅通孔的形状为矩形，所述硅通孔的形状为同心矩形环。所述相邻的互连结构环130之间的间距是相等的，由于所述间距是确定的，在测试时只需要测试出从第几个互连结构环130开始，互连结构环之间的层间介质层不再受到硅通孔产生的应力作用的影响，就能测试出硅通孔对于互连结构的隔离区的范围，方便快捷。在本实施例中，所述相邻的互连结构环130之间的间距为最小设计间距，所述最小设计间距为电路设计中相邻金属线之间、相邻导电插塞之间的工艺可实现的最小间距。由于在电路设计中金属线、导电插塞之间的间距都大于或等于最小设计间距，当两个互连结构环的间距为最小设计间距，所测得的击穿电压与参考击穿电压没有变化时，从而可以判断对应的互连结构环130是否位于所述硅通孔应力的影响范围内。为了能更灵敏地测得相邻的互连结构环之间的击穿电压，需要使得相邻的互连结构环中金属层和导电插塞尽可能接近，因此，所述相邻的互连结构环中的位于同一层的金属层和位于同一层的导电插塞对应设置，使得所述相邻的互连结构环中位于同一层的金属层和位于同一层的导电插塞之间的间距等于最小设计间距。当需要通过测试所述相邻的互连结构环之间的击穿电压获得对应的硅通孔对于互连结构的隔离区的范围，所述互连结构环130至少为两个。当需要通过测试所述互连结构环的电阻获得对应的硅通孔对于互连结构的隔离区的范围，所述互连结构环130的数量至少为I个。所述互连结构环的数量和间距可根据不同的测试需要和不同的硅通孔工艺具体设定。本发明实施例还提供了 一种利用所述硅通孔测试结构的测试方法，请参考图4，为本实施例的测试方法的流程示意图，具体包括:步骤S101，在远离硅通孔的方向上依次对相邻的互连结构环施加测试电压，测试对应的击穿电压；步骤S102，将所述击穿电压与参考击穿电压进行比较，获得硅通孔产生的应力对层间介质层产生影响的最大范围。具体的，由于相邻的互连结构环之间的层间介质层被击穿电压击穿后，会使得层间介质层和对应的互连结构环中产生缺陷，经过测试击穿电压的互连结构环不能继续进行测试，因此，在远离硅通孔的方向上，分别对第奇数个互连结构环和第偶数个互连结构环进行测试。例如，在远离硅通孔的方向上，先对第一互连结构环、第二互连结构环进行测试，再对第三互连结构环、第四互连结构环进行测试。将所述若干个测得的击穿电压和参考击穿电压进行比较。所述参考击穿电压为没有硅通孔的形状相同的互连结构环中对应的两个互连结构环之间的击穿电压。当所述测得的击穿电压与参考击穿电压相同时，表明所述两个互连结构环之间的层间介质层没有受到硅通孔产生的应力的影响，所述两个互连结构环之间的层间介质层位于所述硅通孔的应力的影响范围外。当所述测得的击穿电压小于参考击穿电压时，表明所述两个互连结构环之间的层间介质层存在缺陷，所述两个互连结构环之间的层间介质层受到了硅通孔产生的应力的影响，所述两个互连结构环之间的层间介质层位于所述硅通孔的应力的影响范围内。因此，在远离硅通孔的方向上依次对相邻的互连结构环测试击穿电压，并将所述测得的击穿电压与参考击穿电压进行比较。由于当互连结构环过于靠近硅通孔时，硅通孔的应力会影响对应的层间介质层，使得测得的击穿电压小于参考击穿电压。当某次测得的击穿电压第一次等于所述参考击穿电压时，表明对应的互连结构环为硅通孔的应力的影响范围的边界，对应的两个互连结构环中更靠近硅通孔的互连结构环围成的区域即为硅通孔应力对层间介质层的影响范围。由于在硅通孔应力对层间介质层的影响范围内形成互连结构会使得互连结构的电学性能造成不良影响，因此，所述硅通孔应力对层间介质层的影响范围即为硅通孔对互连结构的影响范围，即为硅通孔对于互连结构的隔离区的范围。所述硅通孔的应力作用还可能会使得层间介质层和金属层发生变形，相邻的互连结构环短路。当测试电压施加在相邻的互连结构环上，如果产生较大的导通电流，相邻的互连结构环短路，表明对应的互连结构环的位置位于硅通孔应力的影响范围内。本发明实施例还提供了另一种利用所述硅通孔测试结构的测试方法，所述硅通孔测试结构的每个互连结构环为非封闭，具有开口，请参考图5，为本实施例的测试方法的流程示意图，具体包括:步骤S201，在远离硅通孔的方向上依次对每一个互连结构环的开口两端施加测试电压，测试对应的电阻；步骤S202，将所述电阻与参考电阻进行比较，获得硅通孔产生的应力对互连结构产生影响的最大范围。具体的，所述测试电压通过施加在所述互连结构环的开口两端后，测得对应的电流，从而获得对应的互连结构环的电阻。将所述若干个测得的互连结构环的电阻和参考电阻进行比较。所述参考电阻为没有硅通孔的形状相同的互连结构环的电阻。当所述测得的电阻与参考电阻相同时，表明所述互连结构环中的金属层和导电插塞没有受到硅通孔产生的应力的影响，没有发生变形或产生缺陷，所述互连结构环位于所述硅通孔的应力的影响范围外。当所述测得的电阻大于参考电阻时，表明所述互连结构环发生形变或产生缺陷，所述互连结构环受到了硅通孔产生的应力的影响，所述互连结构环位于所述硅通孔的应力的影响范围内。因此，在远离硅通孔的方向上依次对互连结构环测试电阻，并将测得的电阻与参考电阻进行比较。由于当互连结构环过于靠近硅通孔时，硅通孔的应力会影响互连结构环的电阻，当某次测得的电阻第一次等于所述参考电阻时，表明所述互连结构环为硅通孔应力的影响范围的边界，对应的互连结构环围成的区域为硅通孔应力对互连结构的影响范围，即为硅通孔对于互连结构的隔离区的范围。综上，本发明实施例的所述至少一个互连结构环以硅通孔为中心呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联而成。通过测试互连结构环的电阻，并将所述测得的电阻与参考电阻进行比较，即可得到硅通孔与互连结构之间的隔离区范围是否合适，检测方法方便快捷。进一步的，当所述互连结构环至少为两个时，通过测试相邻的互连结构环的击穿电压，并将所述测得的击穿电压与参考击穿电压进行比较，即可得到硅通孔对于互连结构的隔离区的范围，方便快捷。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种硅通孔测试结构，包括: 半导体衬底，位于所述半导体衬底表面的层间介质层，位于所述半导体衬底和层间介质层内的硅通孔； 其特征在于，还包括，至少一个互连结构环，所述互连结构环呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联而成。
2.如权利要求1所述的硅通孔测试结构，其特征在于，所述金属层至少包括两层。
3.如权利要求1所述的硅通孔测试结构，其特征在于，当所述互连结构环为至少两个时，所述互连结构环呈同心环分布，各互连结构之间的间距相等。
4.如权利要求3所述的硅通孔测试结构，其特征在于，所述同心环分布为同心圆环分布或同心矩形环分布。
5.如权利要求1所述的硅通孔测试结构，其特征在于，所述互连结构环为非封闭。
6.如权利要求1所述的硅通孔测试结构，其特征在于，所述硅通孔的数量为至少一个。
7.如权利要求1所述的硅通孔测试结构，其特征在于，当所述互连结构环为多个时，所述相邻的互连结构环中位于同一层的金属层和位于同一层的导电插塞之间的间距等于最小设计间距。
8.一种利用如权利要求1所述的硅通孔测试结构的测试方法，其特征在于，包括: 在远离硅通孔的方向上依次对相邻的互连结构环施加测试电压，测试对应的击穿电压； 将所述击穿电压与参考击穿电压进行比较，获得硅通孔产生的应力对层间介质层产生影响的最大范围。
9.如权利要求8所述的测试方法，其特征在于，所述参考击穿电压为没有硅通孔的形状相同的互连结构环中对应的两个互连结构环之间的击穿电压。
10.如权利要求8所述的测试方法，其特征在于，当某次测得的击穿电压第一次等于所述参考击穿电压时，对应的两个互连结构环中更靠近硅通孔的互连结构环围成的区域即为硅通孔的应力对层间介质层的影响的最大范围。
11.一种利用如权利要求5所述的硅通孔测试结构的测试方法，其特征在于，包括: 在远离硅通孔的方向上依次对每一个互连结构环的开口两端施加测试电压，测试对应的电阻； 将所述电阻与参考电阻进行比较，获得硅通孔产生的应力对互连结构产生影响的最大范围。
12.如权利要求11所述的测试方法，其特征在于，所述参考电阻为没有硅通孔的形状相同的互连结构环的电阻。
13.如权利要求11所述的测试方法，其特征在于，当某次测得的电阻第一次等于所述参考电阻时，对应的互连结构环围成的区域为硅通孔的应力对互连结构产生影响的最大范围。
全文摘要
一种硅通孔测试结构及测试方法，所述测试结构包括半导体衬底，位于所述半导体衬底表面的层间介质层，位于所述半导体衬底和层间介质层内的硅通孔；至少一个互连结构环，所述互连结构环以硅通孔为中心呈环形分布在所述硅通孔外围，所述互连结构环由不同层的金属层和位于所述金属层之间的导电插塞串联而成。由于所述互连结构以硅通孔为中心呈环形分布在所述硅通孔外围，在远离硅通孔的方向上依次对互连结构环的电阻进行测试，并将所述测得的电阻与参考电阻进行比较，即可得到硅通孔对于互连结构的隔离区的范围，方便快捷。
文档编号G01R31/26GK103187399SQ201110459319
公开日2013年7月3日 申请日期2011年12月31日 优先权日2011年12月31日
发明者冯军宏, 甘正浩 申请人:中芯国际集成电路制造(上海)有限公司