双主控控制器及电子系统的制作方法
【专利摘要】本实用新型公开了一种双主控控制器，包括多个JTAG数据寄存器，多个JTAG数据寄存器包括存储指示标准JTAG或者处理器控制操作模式的信息的控制器模式寄存器。JTAG?TAP控制器通过标准测试访问端口接收控制信号，并且处理器控制器通过外部处理器总线接收处理器控制信号。选择复用器响应于JTAG模式选择信号输出在标准JTAG访问端口或者外部处理器总线上的信号。逻辑电路响应于强制JTAG信号有效或者在控制器模式寄存器中的信息指示标准JTAG模式来激活JTAG模式选择信号，并且响应于强制JTAG信号被去激活或者在控制器模式寄存器中的信息指示处理器控制器模式来去激活JTAG模式选择信号。指令解码器和复用器电路施加来自选择复用器的控制信号以控制JTAG数据寄存器。
【专利说明】双主控控制器及电子系统
【技术领域】
[0001]本公开内容总体涉及测试系统，并且更具体地，涉及一种用于集成电路的联合测试行动组(JTAG)测试电路装置，该JTAG测试电路装置包括两个主控控制器，以允许测试电路装置符合JTAG或者IEEE1149.1标准而同时为用户提供用于控制测试电路装置以执行希望的定制的测试的灵活性。
【背景技术】
[0002]测试在印刷电路板(PCB)上装配的集成电路器件已经变得更困难，因为这样的器件的密度已经增加而在其上装配器件的印刷电路板的尺寸已经减少。装配技术(诸如表面装配器件)也已经使测试器件和包含器件的印刷电路板更困难。因此，现代集成电路器件通常包括内部测试电路装置以允许测试在印刷电路板上装配的器件。更具体而言，现代集成电路器件通常包括符合联合测试行动组(JTAG)或者IEEE1149.1标准的测试电路装置，从而允许包含器件的印刷电路板和器件本身更容易根据标准化的协议来测试，这些协议是作为这一广泛采用的标准的部分。
[0003]如本领域技术人员将理解的那样，JTAG标准利用边界扫描架构，该边界扫描架构使JTAG测试电路装置能够设置和读取在印刷电路板上包含的集成电路器件的引脚上的信号的值，而无需直接物理访问那些引脚。JTAG测试电路装置包括称为测试访问端口(TAP)的接口和TAP控制器，该TAP控制器响应于在接口上提供的信号来操作以控制指令和数据寄存器，以由此测试包含JTAG测试电路装置的集成电路器件的核心逻辑电路装置和互连。制造商可以包括定制的测试电路装置作为在它们的集成电路器件中包含的JTAG测试电路装置的部分，以便允许对它们的器件的核心逻辑电路装置和互连完成各种类型的定制测试。然而在包括这样的定制的测试电路装置时，JTAG测试电路装置必须仍然包括用于符合JTAG标准的某些结构和功能。因此，在这些情形中，JTAG测试电路装置必须符合标准而同时执行希望的定制的测试功能，这可能不合需要地使测试电路装置变复杂并且增加测试电路装置在集成电路器件上占用的面积。
[0004]需要一种符合JTAG标准而同时提供希望的定制的测试功能的改进的JTAG测试电
路装置。
实用新型内容
[0005]本公开的目的是提供一种符合JTAG标准而同时提供希望的定制的测试功能的改进的JTAG测试电路装置。
[0006]根据本公开的一个方面，提供一种双主控控制器，包括:
[0007]多个JTAG数据寄存器，包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式；
[0008]JTAG TAP控制器，适于通过标准测试访问端口接收控制信号；
[0009]处理器控制器，适于通过外部处理器总线接收处理器控制信号；[0010]选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAG TAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号；
[0011]逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号；
[0012]指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。
[0013]优选地，所述处理器控制器包括状态机。
[0014]优选地，还包括:字节序电路，可操作用于改变从所述指令解码器和复用器电路输出的读取数据的字节序。
[0015]优选地，所述控制器模式寄存器存储重置位和模式位。
[0016]优选地，所述处理器控制器包括:
[0017]状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号；
[0018]串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及
[0019]并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信号在所述读取总线部分上提供来自所述数据寄存器的读取测试数据。
[0020]优选地，还包括:字节序电路，耦合于所述并行化器与所述读取总线部分之间，并且可操作用于响应于来自所述状态机的所述控制信号改变在所述读取总线部分上施加的读取测试数据的字节序。
[0021]优选地，还包括耦合于所述数据寄存器与所述并行化器之间的输出复用器。
[0022]优选地，所述多个JTAG数据寄存器还包括位扫描寄存器、标识寄存器、旁路寄存器和附加用户数据寄存器。
[0023]优选地，所述位扫描寄存器、标识寄存器、旁路寄存器和控制器模式寄存器仅由所述JTAG TAP控制器控制。
[0024]优选地，所述指令解码器和复用器电路还包括:JTAG TAP控制器解码电路，可操作用于对所述选择复用器提供的来自所述标准测试访问端口的信号解码。
[0025]优选地，所述指令解码器和复用器电路还包括:处理器解码电路，可操作用于对所述选择复用器提供的来自所述外部处理器总线的信号解码。
[0026]根据本公开的另一方面，提供一种电子系统，包括:
[0027]核心逻辑电路装置；
[0028]多个JTAG数据寄存器，耦合到所述核心逻辑电路装置，所述JTAG数据寄存器包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式；[0029]双主控控制器，包括:
[0030]JTAG TAP控制器，适于通过标准测试访问端口接收控制信号；
[0031]处理器控制器，适于通过外部处理器总线接收处理器控制信号；
[0032]选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAG TAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号；
[0033]逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号；
[0034]指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。
[0035]优选地，所述核心逻辑包括微处理器。
[0036]优选地，所述控制器模式寄存器存储重置位和模式位。
[0037]优选地，所述处理器控制器包括:
[0038]状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号；
[0039]串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及
[0040]并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信号在所述读取总线部分上提供来自所述数据寄存器的读取测试数据。
[0041]优选地，所述双模式控制器还包括:字节序电路，耦合于所述并行化器与所述读取总线部分之间，并且可操作用于响应于来自所述状态机的所述控制信号改变在所述读取总线部分上施加的读取测试数据的字节序。
[0042]优选地，所述双主控控制器还包括耦合于所述数据寄存器与所述并行化器之间的输出复用器。
[0043]优选地，所述多个JTAG数据寄存器还包括位扫描寄存器、标识寄存器、旁路寄存器和附加用户数据寄存器。
[0044]优选地，所述位扫描寄存器、标识寄存器、旁路寄存器和控制器模式寄存器仅由所述JTAG TAP控制器控制。
[0045]优选地，所述指令解码器和复用器电路还包括:
[0046]JTAG TAP控制器解码电路，可操作用于对所述选择复用器提供的来自所述标准测试访问端口的信号解码，以及
[0047]处理器解码电路，可操作用于对所述选择复用器提供的来自所述外部处理器总线的信号解码。
[0048]本实用新型的实施例提供的双主控控制器以标准JTAG模式作为常规JTAG测试访问端口(TAP)控制器操作，以控制JTAG测试电路装置的指令和数据寄存器并且执行对包含测试电路装置的集成电路器件的希望的测试。双主控控制器也以CPU到JTAG数据寄存器(CPU到JDR)模式作为CPU到JDR或者“处理器控制器”操作，以允许在包含JTAG测试电路装置的集成电路器件内部或者外部的中央处理单元(CPU)或者处理器控制JTAG测试电路装置中的数据寄存器并且执行对集成电路器件的希望的定制测试
【专利附图】
【附图说明】
[0049]图1是根据一个实施例的包括JTAG测试电路装置的集成电路器件的功能框图，该JTAG测试电路装置具有双主控控制器。
[0050]图2是包括以菊花链(daisy-chained)配置互连的若干集成电路器件的电子系统的功能框图，这些集成电路器件具有图1的JTAG测试电路装置。
[0051]图3A是根据在本公开内容中描述的一个实施例的包括双控制器的JTAG测试电路装置的功能框图。
[0052]图3B图示图3A的控制器模式寄存器的一个实施例。
[0053]图3C是用于为无效操作模式提供时钟信号CLK和重置信号RST的在图3A的选择复用器316中包含的时钟和重置电路装置的功能框图。
[0054]图4A是根据控制器的一个实施例的图3A的CPU到JDR控制器的更具体功能框图。
[0055]图4B是图示外部处理器总线的根据这一总线的一个实施例的命令部分的表。
[0056]图4C是图示外部处理器总线的根据这一总线的一个实施例的写入数据部分的表。
[0057]图4D是图示外部处理器总线的根据这一总线的一个实施例的字节序(endian)选择部分的表。
[0058]图4E是图示外部处理器总线的根据这一总线的一个实施例的读取数据部分的表。
[0059]图4F是图示外部处理器总线的根据这一总线的一个实施例的忙信号部分的表。
[0060]图5是图示图4A的状态机的操作的状态图。
[0061]图6是图示在图3A的CPU到JDR控制器的操作期间在外部处理器总线上的信号的时序图。
[0062]图7是更具体图示图4A的字节序选择复用器的操作的功能图。
【具体实施方式】
[0063]根据在本公开内容中描述的一个实施例，JTAG测试电路装置包括双主控控制器。双主控控制器以标准JTAG模式作为常规JTAG测试访问端口(TAP)控制器操作，以控制JTAG测试电路装置的指令和数据寄存器并且执行对包含测试电路装置的集成电路器件的希望的测试。双主控控制器也以CPU到JTAG数据寄存器(CPU到JDR)模式作为CPU到JDR或者“处理器控制器”操作，以允许在包含JTAG测试电路装置的集成电路器件内部或者外部的中央处理单元(CPU)或者处理器控制JTAG测试电路装置中的数据寄存器并且执行对集成电路器件的希望的定制测试。以下将更具体说明这一实施例的总体操作。
[0064]在以下描述中，结合本实用新型的描述的实施例阐述某些细节以提供本实用新型的充分理解。然而本领域技术人员将理解无这些具体细节仍可实现本实用新型。另外，本领域技术人员将理解以下描述的示例实施例未限制本实用新型的范围，并且也将理解公开的实施例的各种修改、等效物和组合以及这样的实施例的部件在本实用新型的范围内。包括少于相应的描述的实施例中的任何实施例的所有部件的实施例虽然以下未明确地描述，但是也可以在本实用新型的范围内。最后，并未具体示出或者描述公知部件和/或过程的操作以免不必要地模糊本实用新型。
[0065]图1是包括JTAG测试电路装置102的集成电路器件100的功能框图，该JTAG测试电路装置具有根据一个实施例的双主控TAP控制电路装置104。集成电路器件100包括被设计用于执行器件的希望的功能的核心逻辑电路装置106，诸如数字信号处理电路装置、存储器电路装置等。核心逻辑电路装置106通过输入/输出焊盘(或者引脚)108耦合到外部电路装置(未示出)，其中外部电路装置对应于在集成电路器件100外部的其它集成电路器件或者电子部件。JTAG测试电路装置102包括耦合于核心逻辑电路装置106与引脚108之间的边界扫描寄存器110。更具体而言，边界扫描寄存器110包括以不同模式操作以提供希望的测试功能的多个串联连接的边界扫描单元112。边界扫描单元112可以用于测试核心逻辑电路装置106，但是更通常用于测试在集成电路器件100与在集成电路器件外部的其它器件之间的互连。如本领域技术人员将理解的那样，每个边界扫描单元112可以锁存对应引脚108上的信号的值、施加对应引脚上的希望的信号值、向核心逻辑电路装置106供应希望的信号值并且也以移位寄存器模式工作以允许希望的测试数据向边界扫描寄存器110中串行移位输入和从边界扫描寄存器110串行移位输出。
[0066]边界扫描寄存器110是在JTAG测试电路装置102中包含的“数据寄存器”之一。此外，如以下将更具体说明的那样，示出JTAG测试电路装置102也包括其它典型数据寄存器，诸如旁路寄存器114和器件标识寄存器116，以及控制器模式寄存器118，该控制器模式寄存器用来控制在双主控TAP控制电路装置104中包含的主控控制器中的哪个主控控制器控制JTAG测试电路装置102。如以下将更具体描述的那样，JTAG测试电路装置102将通常包括用于执行希望的互连测试和对核心逻辑电路装置106的测试的附加数据寄存器(未示出)。复用器119接收数据寄存器110、114、116和118的输出，并且响应于选择信号SEL耦合这些寄存器中的选择的寄存器以提供选择的寄存器作为测试数据输出(TDO)信号。
[0067]JTAG测试电路装置102也包括指令寄存器120，该指令寄存器与双主控TAP控制电路装置104组合操作以控制数据寄存器110、112-118的操作并且由此提供对器件100的希望的测试，该测试包括测试核心逻辑电路装置106。测试访问端口 122提供去往JTAG测试电路装置102的标准接口，并且包括形成这一接口的标准控制和数据信号，这些控制和数据信号在JTAG操作模式期间控制双主控TAP控制电路装置104的操作。更具体而言，测试访问端口 122包括测试数据输入(TDI)信号，希望的输入测试数据通过该TDI信号向JTAG测试电路装置102输入，并且测试访问端口 122也包括测试数据输出(TDO)信号，生成的输出测试数据通过该TDO信号向外部电路提供。
[0068]在本公开内容中描述的实施例中，测试访问端口 122也包括外部处理器总线(EPB)总线，处理器(在图1中未示出)通过该EPB总线提供数据和控制或者命令信号，以控制该控制器104在CPU到JDR操作模式期间的操作。EPB总线在常规TAP端口中不存在。也注意处理器在集成电路器件100“外部”并且将在以下描述中称为“外部处理器”。这对于EPB总线同样成立。这仅意味着处理器和EPB总线在形成器件100的电路装置块“外部”，而并不意味着处理器和EPB总线(处理器通过该EPB总线与器件100通信)必须在相对于器件100的单独集成电路或者芯片上。处理器和总线EPB可以在与集成电路器件100相同的芯片上，诸如其中处理器和集成电路器件100是片上系统(SOC)。
[0069]如以下将更具体说明的那样，数据寄存器110和114-118中的每个寄存器与指令寄存器120 —起在双主控TAP控制电路装置104的控制之下被选择，以耦合于在其上施加TDI和TDO信号的节点或者引脚之间。注意双主控TAP控制电路装置104的操作模式(JTAG或者CPU到JDR模式)确定控制器利用数据寄存器中的哪些数据寄存器，并且控制器在每个模式中仅利用寄存器中的某些寄存器。例如双主控TAP控制电路装置104仅在以JTAG模式操作时访问指令寄存器120，并且在CPU到JDR模式中从不访问这一寄存器。另外注意对数据寄存器110、114-120的选择在一些实例中依赖于寄存器中的其它寄存器的内容，因此控制器104在操作中利用这些内容以选择数据寄存器。例如在JTAG模式期间，控制器104利用指令寄存器120的内容以选择数据寄存器110和114-118中的将在测试期间利用的数据寄存器。另外，在以CPU到JDR模式操作时，控制器104响应于外部处理器总线EPB上的对应信号选择数据寄存器，该外部处理器总线EPB是测试访问端口 122的部分。
[0070]在JTAG模式期间的操作中，双主控TAP控制电路装置104在通过测试访问端口122施加的测试时钟(TCK)信号、测试模式选择(TMS)信号和测试模式重置(TRST)信号的控制之下控制数据寄存器110和114-118以及指令寄存器120的选择和操作。在CPU到JTAG模式期间的操作中，双主控TAP控制电路装置104相似地响应于外部处理器总线EPB上的信号控制恰当数据寄存器110、114-118的选择。如以下将参照图3A更具体描述的那样，双主控TAP控制电路装置104包括两个主控控制器，这些主控控制器是状态机，这些状态机响应于在测试访问端口 122上施加的信号操作以选择和控制数据和指令寄存器110、112-120的操作并且控制JTAG测试电路装置102的总体操作。TCK信号是时钟信号，并且TMS信号是具有逻辑O或者逻辑I值的二进制信号，而双主控TAP控制电路装置104在JTAG模式期间响应于TMS信号转变状态，并且控制器生成用于控制寄存器110和112-120的对应控制信号124。外部电路装置激活TRST信号以重置双主控TAP控制电路装置104的JTAG控制器部分。如以下将关于图3A更具体说明的那样，在EPB总线上的单独信号重置双主控TAP控制电路装置104的处理器控制器部分。在图1的实施例中，如图1中所见，测试访问端口122 因此包括 TD1、TCK、TMS、TRST、TDO 和 EPB 总线。
[0071]图2是包括在印刷电路板204上以菊花链配置互连的若干集成电路器件202a-202c的电子系统200的功能框图，这些集成电路器件包含图1的JTAG测试电路装置102 (未示出)。这是在印刷电路板上互连多个集成电路器件的TAG测试电路装置102的典型方式。测试控制器206控制器件202a-c中的JTAG测试电路装置102以经由每个器件的测试访问端口 122对器件执行希望的测试操作。更具体而言，测试控制器206控制TD1、TCK、TMS、TRST, TDO和EPB总线上的信号以由此测试集成电路器件202a_c。EPB总线允许测试控制器206将双主控TAP控制电路装置104置于CPU到JDR操作模式，并且随后控制CPU到JDR控制器以控制数据寄存器110、114-118并且执行对器件202a_c的希望的定制的测试。测试控制器206当然也可以将双主控tap控制电路装置104置于JTAG操作模式并且与控制电路装置组合操作以执行对器件100的测试。以这一方式，器件202a-c是符合JTAG的器件，并且也可以对器件执行定制测试。[0072]图3A是更具体图示根据在本公开内容中描述的一个实施例的JTAG测试电路装置300的功能框图。JTAG测试电路装置300包括双主控TAP控制电路装置301，该双主控TAP控制电路装置包括JTAG TAP控制器302和CPU到JDR控制器304。图3A的JTAG测试电路装置300因而是图1的JTAG测试电路装置102的一个实施例。在JTAG测试电路装置300的操作中，双主控TAP控制电路装置301以JTAG模式或者CPU到JDR模式操作以控制测试电路装置和包含测试电路装置的器件的总体操作。更具体而言，如以下将更具体描述的那样，在JTAG模式中的TAP控制器302或者在CPU到JDR模式中CPU到JDR控制器304控制JTAG测试电路装置的其它部件以执行希望的互连测试和在包含JTAG测试电路装置的集成电路器件中包含的核心逻辑电路装置(在图3A中未示出)的测试。
[0073]如本领域技术人员将理解的那样，在制造期间测试集成电路器件时主要使用JTAG测试电路装置以保证器件恰当操作。因而在JTAG测试电路装置300中，在这一情形中启用JTAG tap控制器302以提供用于集成电路器件的这一常规测试功能。此外，CPU到JDR控制器304使JTAG测试电路装置300能够在包含JTAG测试电路装置的集成电路器件已经完成制造测试之后被利用。例如CPU到JDR控制器304允许处理器或者其它器件(在图3A中未示出)在包含JTAG测试电路装置300的集成电路器件在完成的电子系统中操作时间或测试集成电路器件的功能。如现在下文将更具体描述的那样，CPU到JDR控制器304包括并行握手接口(parallel-handshake interface),这样的外部器件通过该并行握手接口与CPU到JDR控制器304通信，并且CPU到JDR控制器304也包括状态机电路装置，该状态机电路装置复制JTAG tap控制器302生成的用于控制JTAG测试电路装置300中的数据寄存器和其它部件的相同控制信号。
[0074]JTAG测试电路装置300包括多个JTAG数据寄存器306，而这些JTAG数据寄存器中的单独JTAG数据寄存器在图3A中标注为数据寄存器306a-n。这些JTAG数据寄存器306a-n如图3A中所示包括边界扫描寄存器(BSR) 306a、标识(ID)寄存器306b、旁路寄存器306c和控制器模式寄存器306d。此外，JTAG测试电路装置300包括其它常规用户数据寄存器，诸如锁相环(PLL)寄存器306e、内建自测试(BIST)寄存器306f和在测试核心逻辑电路装置(未示出)或者对包含测试电路装置300的集成电路器件执行其它类型的测试利用的其它用户数据寄存器306g-n。
[0075]JTAG测试电路装置300也包括指令解码和复用器电路308，该指令解码和复用器电路执行先前参照图1描述的指令寄存器120的功能以选择和控制数据寄存器306的操作。如以下将更具体讨论的那样，在指令解码和复用器电路308中的仅TAP解码器310在JTAG tap控制器302的控制之下操作以控制边界扫描寄存器306a、ID寄存器306b、旁路寄存器306c和控制器模式寄存器306d。JTAG tap控制器302也可以访问数据寄存器306e_n。仅TAP解码器310仅在TAP控制器302而不是CPU到JDR控制器304的控制之下操作。
[0076]在指令解码和复用器电路308中的TAP和CPU解码器312在JTAG tap控制器302或者CPU到JDR控制器304的控制之下操作以控制用户数据寄存器306e-n。如以上提到的那样，通过TAP和CPU解码器312，JTAG TAP控制器302也可以访问数据寄存器306e_n。因此，数据寄存器306a-d仅可以经由仅TAP解码器310由JTAG tap控制器302访问。这些数据寄存器306a-d不可由CPU到JDR控制器304访问。因此，JTAG TAP控制器302可以经由解码器310和312访问所有数据寄存器306a-n，而CPU到JDR控制器304仅可以经由解码器312访问数据寄存器306e-n。指令解码和复用器电路308也包括测试数据输出(TDO)复用器314，该TDO复用器响应于复用选择(MSEL)信号操作以将选择的数据寄存器306a-n耦合到它的输出，并且由此提供来自JTAG测试电路装置300的TDO信号。仅TAP解码器310以及TAP和CPU解码器312中的有效解码器向TDO复用器314施加MSEL信号以选择希望的数据寄存器306。
[0077]JTAG测试电路装置300还包括控制信号复用器316和318，恰当控制信号通过这些控制信号复用器被耦合用于控制TAP和CPU解码器312。更具体而言，控制信号复用器316施加标准JTAG TAP接口 122 (见图1)的TCK和TRST信号或者处理器或者系统时钟信号SYS_CLK和处理器或者系统重置信号SYS_RST以钟控和重置TAP和CPU解码器312。控制信号复用器318将来自JTAG TAP控制器302的控制信号320或者来自CPU到JDR控制器304的控制信号322耦合到TAP和处理器解码器312。在图3A的实施例中是OR门的模式选择电路324提供用于对控制信号复用器316和318进行控制的JTAG模式选择信号JMS。模式选择电路324响应于控制模式寄存器306d中的模式位的和处理器(在图3A中未不出)提供的强制JTAG信号FJTAG的内容生成JMS信号。如图3A所见，控制器模式寄存器306d耦合到OR门324的一个输入。
[0078]在操作中，JTAG电路装置300以标准JTAG操作模式或者CPU到JDR操作模式操作而模式由控制器模式寄存器306d和FJTAG信号的内容控制。在FJTAG信号为有效高(逻辑I)时，OR门324向复用器316和318施加高JMS信号。响应于高JMS信号，复用器316将TCK和TRST信号耦合到TAP和CPU解码器312，并且复用器318将来自JTAG TAP控制器302的控制信号320耦合到TAP和CPU解码器。以这一方式，确立的FJTAG信号造成施加来自JTAG TAP控制器302的控制信号320以及标准JTAG TAP信号TCK和TRST以控制TAP和CPU解码器312，并且以这一方式，JTAG测试电路装置300以JTAG操作模式操作。在这一模式中，JTAG TAP控制器302控制测试电路装置300的操作，从而通过仅TAP解码器310访问和控制数据寄存器306a-d并且通过TAP和CPU解码器312访问和控制数据寄存器306e-n。以这一方式，在确立FJTAG信号时强制测试电路300以JTAG模式操作。
[0079]反言之，在FJTAG信号无效(即逻辑O)时，控制器模式寄存器306d的内容确定复用器316和318施加什么信号以控制TAP和CPU解码器312。在寄存器306d存储逻辑O时，JTAG测试电路装置300以CPU到JDR模式操作而OR门324驱动JMS信号为无效低，从而使复用器316和318耦合SYS_CLK和SYS_RST信号以钟控和重置TAP和处理器解码器312。也通过复用器318向TAP和CPU解码器312施加来自CPU到JDR控制器304的控制信号322以控制数据寄存器306e-n。因此，在FJTAG信号无效并且控制器模式寄存器306d存储逻辑O时，测试电路装置300以CPU到JDR模式操作，而CPU到JDR控制器304控制包括数据寄存器306e-n的测试电路装置的操作。控制器模式寄存器306d的默认值为逻辑0，从而意味着测试电路装置300以CPU到JDR模式操作，并且外部处理器控制CPU到JDR控制器304以访问希望的数据寄存器306e-n并且控制测试电路装置的操作。
[0080]在以CPU到JDR模式操作时，确立FJTAG信号为有效高强制测试电路装置300进入JTAG操作模式。此外，JTAG TAP控制器302可以通过改变控制器模式寄存器306d的内容来随时忽略外部处理器的控制(即退出CPU到JDR模式)。将这一寄存器设置成逻辑I使OR门324驱动JMS信号为有效高，从而电路装置300随后以JTAG模式操作。[0081]在CPU到JDR操作模式中，处理器在外部处理器总线EPB上施加信号以控制CPU到JDR控制器304的操作并且由此控制测试电路装置302的操作。EPB总线如图3A中所见包括若干信号。更具体而言，EPB总线包括先前讨论的系统时钟信号SYS_CLK和系统重置信号SYS_RST。EPB总线还包括命令信号CMD、读取和写入数据信号以及如以下将参照图4A更具体说明的其它信号。
[0082]如图3B中所示，除了模式位MB之外，控制器模式寄存器306d也包括重置位RB。设置或者未设置重置位RB以控制对共享JTAG寄存器(即图3A中的可以由JTAG TAP控制器302和CPU到JDR控制器304 二者访问的JTAG数据寄存器306e_n)的重置。在控制器模式寄存器306d中存储的重置位RB与测试模式重置信号TRST组合工作以允许仅JTAG寄存器306a-d(图3)被重置，而不要求处理器在外部处理器总线EPB上确立测试模式重置信号TRST。以这一方式，在切换成JTAG操作模式时，控制器301将控制模式寄存器306d中的位设置成MB = I (JTAG模式)和RB = 0，这二者将操作模式切换成JTAG模式并且重置共享JTAG寄存器306e-n。随后将重置位RB设置成RB = 1，从而操作保持于JTAG模式中而又去除向JTAG数据寄存器306e-n施加的重置信号RST。注意用于控制器模式寄存器306d的以上结构无论何时进入JTAG操作模式都无需确立测试模式重置信号TRST，以保证已经恰当重置寄存器306e-n。为了保证恰当重置所有寄存器306，在控制器模式寄存器306e中的RB位和EP-RST信号二者在重置集成电路器件100时默认为有效(即在所示实施例中为逻辑O)。
[0083]图3C是用于为无效操作模式提供时钟信号CLK和重置信号RST的在图3A的选择复用器316中包含的时钟和重置电路装置350的功能框图。在描述电路装置350的操作之前，应当注意在CPU到JDR操作模式期间在标准TAP接口的对应引脚上未驱动或者提供时钟信号TCK或者重置信号TRST。这在JTAG操作模式期间同样成立，而在外部处理器总线EPB的对应引脚上通常未提供系统时钟SYS_CLK或者系统重置SYS_RST。因此，电路装置350保证时钟信号CLK和重置信号RST无论操作模式如何都将总是可用于控制寄存器306。
[0084]时钟和重置电路装置350包括第一复用器352,该第一复用器接收第一输入上的TCK信号和第二输入上的由时钟分频器354生成的分频的DCLK信号。根据JTAG模式选择信号JMS的状态，复用器352输出TCK信号或者来自时钟分频器354的DCLK信号作为向数据寄存器306施加的时钟信号CLK。时钟分频器354将总是运行的系统时钟SYS_CLK除以除数N以生成用于控制数据寄存器306的具有恰当频率的分频的时钟信号DCLK。电路装置350还包括复用器356，该复用器响应于JMS信号进行操作以提供测试模式重置信号TRST或者系统重置信号SYS_RST(EPB总线的部分)作为施加的用于控制寄存器306的重置信号。
[0085]图4A是图3A的CPU到JDR控制器304的根据这一控制器的一个实施例的更具体功能框图。CPU到JDR控制器304包括与以上参照图1-3先前讨论的外部处理器总线EPB对应的前侧接口 400。前侧接口 400包括CPU到JDR命令总线CMD，处理器(未示出)通过该CPU到JDR命令总线CMD向控制器施加命令CPUJDRCMD [35:0]。控制器304还包括状态机402，该状态机接收CPUJDRCMD[35:0]命令并且响应于命令生成控制图3A的JTAG数据寄存器306e-n的数据寄存器控制信号SHIFTDR、UPDATEDR和CAPTUREDR。状态机402也生成在接收有效CPUJDRCMD[35:0]命令时激活的并且经由接口 400向处理器返回的状态信号BUSY。
[0086]控制器304还包括串行化器404，该串行化器耦合到图3A的JTAG数据寄存器306e-n的测试数据输入TDI，而在图4A中图示单个通用数据寄存器306以代表所有JTAG数据寄存器306e-n。在图4A的以下描述中，将仅引用这一信号数据寄存器306，并且应当理解这样的引用包括图3A的所有数据寄存器306e-n。串行化器404也耦合到写入数据总线WDR,处理器通过该写入数据总线WDR向控制器304提供写入测试数据字CPUWRDATA [63:0]，并且串行化器404在状态机402的控制之下操作以串行化并行写入测试数据字用于通过测试数据输入TDI向适当JTAG数据寄存器306输入。注意写入测试数据总线WRD是前侧接口 400的部分。
[0087]在控制器304中的并行化器406耦合到JTAG数据寄存器306的测试数据输出TDO并且也通过字节序选择复用器408耦合到读取数据总线RDD，控制器304通过该读取数据总线向处理器提供读取测试数据字CPURDDATA [63:0]。并行化器406在状态机402的控制之下操作以并行化(即使得并行)数据寄存器306的测试数据输出TDO上的串行读取测试数据，并且提供这一并行化的测试数据作为将由处理器读取的CPURDDATA[63:0]字。字节序选择复用器408操作用于在必要时改变CPURDDATA[63:0]字中的位的字节序。
[0088]如本领域技术人员将理解的那样，字节序在本文中是指数据字中的位的排序，并且由于其中所有位首先移位最低有效位(LSB)的JTAG数据寄存器的操作性质，字节序交换或者反转在测试数据输出TDO上输出的串行化的读取数据。字节序选择复用器408允许CPURDDATA[63:0]字中的位的顺序被再次往回反转或者交换，因此位的原始字节序存在。然而这并非总是希望的，并且因此复用器408允许处理器确定是否通过作为前侧接口400的部分的字节序选择信号ESL交换CPURDDATA[63:0]字的位。以这一方式，处理器可以激活ESL信号以反转在RDD总线上读取的CPURDDATA[63:0]字的字节序或者可以去激活(deactivate) ESL信号以让CPURDDATA[63:0]字的字节序相同。
[0089]在前侧接口 400中，CMD总线是并行总线，通过该并行总线，测试包含图3A的测试电路装置300和CPU到JDR控制器304的集成电路器件的处理器执行对集成电路器件的希望的测试。想要利用由CPU到JDR控制器304提供的附加测试功能的用户必须提供在处理器总线与CMD总线之间的所需桥接逻辑(未示出)。因此，如果处理器例如利用高级微控制器总线架构(AMBA)，则处理器可以利用高级高性能总线(AHB)、高级外围总线(APB)或者高级可扩展接口(AXI)，或者处理器可以利用IBM处理器本地总线(PLB)或者PCI Express总线。在每个情况下，用户将设计在处理器总线与CMD总线之间的所需桥接逻辑。桥接逻辑当然将提供在处理器总线与前侧接口 400的CMD、WRD和RRD总线中的每个总线之间的所需接口。
[0090]状态机402提供状态信号BUSY，该状态信号BUSY在接收命令时有效(即确立BUSY信号)并且保持有效直至与接收的CPUJDRCMD[63:0]命令对应的读取数据在RDD总线上可用。状态机402因此维持BUSY信号有效直至读取的测试数据CPURDDATA[63:01可用，并且这一读取的测试数据仅在状态机402激活BUSY信号之后由外部处理器读取。以这一方式，BUSY信号作为在控制器304与外部处理器之间的“握手”信号工作。向状态机402施加新CPUJDRCMD [63:0]并且读取该读取的测试数据CPURDDATA[63:0]因此仅在已经去激活BUSY信号之后出现。[0091]在图4A中，两个三输入OR门410a和410b工作用于向状态机402提供开始和结束信号以分别由此启动和终止状态机的操作。OR门401a响应于外部处理器在外部总线EPB的命令CMD部分(处理器接口 400)上提供的信号CPU-CAPTURE、CPU-SHIFT和CPU-UPDATE启动状态机402的操作。因此，确立的CPU-CAPTURE、CPU-SHIFT或者CPU-UPDATE信号中的任何信号使OR门410a激活START信号并且由此激活状态机402。在CPU-CAPTURE、CPU-SHIFT和CPU-UPDATE信号都未被确立时，OR门410b驱动END信号为有效低，从而终止状态机402的操作并且由此终止控制器304在CPU到JDR操作模式中的操作。如以下将参照图5更具体说明的那样，START和END信号更具体地使状态机402退出或者进入空闲操作状态，在该空闲操作状态中，状态机监视CPU-CAPTURE、CPU-UPDATE和CPU-SHIFT信号的状态以确定下一操作状态。
[0092]前侧接口 400或者外部处理器总线EPB利用命令/确认类型的握手操作以驱动这一并行接口。如先前提到的那样，在EPB总线与外部处理器的总线之间的恰当桥接逻辑必须由测试电路装置300 (图3)的用户提供。现在将参照图4B-4F更具体描述EPB总线的不同部分。回顾如以上参照图4A的OR门410a和410b讨论的那样经由这些命令输入中的一些命令输入激活状态机402。
[0093]图4B是图示外部处理器总线EPB的根据这一总线的一个实施例的命令总线CMD部分的表。如该图中所见，命令总线CMD包括数据寄存器大小字段DR_SIZE、JTAG指令字段INST、命令重置字段RESET_N以及命令捕获CAPTURE、命令移位SHIFT和命令更新UPDATE字段。图4C是图示外部处理器总线EPB的根据这一总线的一个实施例的写入数据总线WRD(也称为CPUWRDATA)部分的表。在这一实施例中，WRD总线是64位总线。图4D是图示外部处理器总线EPB的根据这一总线的一个实施例的字节序选择部分(即ESL信号)的表。ESL信号是单个位，该位确定读取数据CPURDDATA的字节序是否与写入数据CPUWRDATA的字节序相同或者相反。图4E是图示外部处理器总线EPB的根据这一总线的一个实施例的读取数据部分CPURDDATA的表。在这一实施例中，读取数据总线RDD也是64位总线。图4F是图示外部处理器总线EPB的根据这一总线的一个实施例的忙信号BUSY部分的表。
[0094]图5是图示图4A的状态机402的部分的状态图。状态机402保持于空闲状态500中直至CPUCAPTURE、CPUSHIFT和CPUUPDATE信号中的任何信号被激活。如该图中所示，在状态机402检测到已经确立CPUCAPTURE、CPUSHIFT和CPUUPDATE信号时，状态机从空闲状态500分别变成对应捕获状态502、移位状态504或者更新状态506。如状态图中所示，一旦状态机402已经在502中捕获DR_SIZE、INSTRUCTION和CPUWRDATA，状态机进行步骤504并且将数据向适当数据寄存器306 (图3)中移位，而移位的位数由DR_SIZE的值确定。状态机402从状态504进行到状态506并且更新数据寄存器306中存储的值。一旦状态机402已经在状态506中完成操作,状态机进行到状态508并且确认完成初始命令,而随后去激活(即逻辑O)BUSY信号以向外部处理器发信号通知读取数据总线RDD上的读取数据可用于由处理器读取。注意在描述的实施例中，在EPB总线上的信号与系统时钟SYS_CLK同步，但是无需情况如此。在其它实施例中，在EPB总线上的信号(诸如CMD信号)与系统时钟SYS_CLK或者测试时钟TCK异步。
[0095]图6是图示在图3A的CPU到JDR控制器304的操作期间在外部处理器总线上的信号的时序图。这一时序图的上部分图示在前侧总线400 (即EPB总线)上的信号，而下部分图示向数据寄存器306 (见图3A和4A)实际施加的由CPU到JDR控制器304 (件图4A)生成的后侧信号600。在时间T0，处理器在命令总线上施加命令CMD，并且适当确立命令CAPTURE、SHIFT和UPDATE信号，从而状态机402恰当处理施加的命令。如图6中所见，命令CMD包括以上先前讨论的重置RESET_IN、数据寄存器大小DR_SIZE和指令INST部分。
[0096]在时间Tl，状态机402激活BUSY信号，从而向处理器指示已经接收并且正在处理命令CMD。也在时间Tl，状态机402激活向数据寄存器306施加的后侧DR_CAPTURE信号以捕获寄存器中的新测试数据。在时间T2，状态机402激活向数据寄存器306施加的DR_SHIFT信号以由此将数据向数据寄存器中移位。在时间T3，已经将数据移位到数据寄存器306中，并且状态机402去激活DR_SHIFT信号并且脉冲化DR_UPDATE信号以由此更新数据寄存器306的内容。状态机402在时间T4去激活BUSY信号从而向外部处理器发信号通知有效读取测试数据CPURDDATA在读取数据总线RDD上可用。在时间T5，去激活命令CAPTURE、SHIFT和UPDATE信号从而发信号通知状态机402的所示循环结束。
[0097]图7是更具体图示图4A的字节序选择复用器408的操作的功能图。图7示出在700来自并行输入测试数据的串行数据到向JTAG数据寄存器供应的串行数据702和704、在706从JTAG数据寄存器移位输出的串行数据、然后到在RDD总线上提供的在708的并行读取数据的自然流程。利用JTAG数据寄存器306 (图3A)，所有位首先移位最低有效位LSB0因此，串行化的读取数据自然地恢复字节序交换。在图7中看见这一点，其中示出并行写入数据700并且图示在704将这一并行写入数据向JTAG寄存器中首先LSB移位702。现在，在如在706所见将在704的这一数据首先LSB移位输出以使得它在708被并行移位以被提供作为测试数据输出TDO时，如图所示反转或者字节序交换它。字节序选择复用器408操作用于在708反转字节序交换的测试数据输出TD0，即在RDD总线的对应LSB线上提供LSB。然而一些设计利用这一自然改变字节序改变，因此复用器408允许处理器控制这一复用器，从而可以支持任一模式。
[0098]本领域技术人员将理解即使已经在前文描述中阐述各种实施例及其优点，但是以上公开内容仅为示例并且可以在细节上进行改变而仍在本公开内容的广义原理内。例如可以使用数字或者模拟电路装置或者二者的组合来实施并且在适当时也可以通过在适当处理电路装置上执行的软件实现以上描述的部件中的一些部件。因此，本公开内容将仅由所附权利要求限制。
【权利要求】
1.一种双主控控制器，其特征在于，包括: 多个JTAG数据寄存器，包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式； JTAG TAP控制器，适于通过标准测试访问端口接收控制信号； 处理器控制器，适于通过外部处理器总线接收处理器控制信号； 选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAGTAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号； 逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号； 指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。
2.根据权利要求1所述的双主控控制器，其特征在于，所述处理器控制器包括状态机。
3.根据权利要求1所述的双主控控制器，其特征在于，还包括:字节序电路，可操作用于改变从所述指令解码器和复用器电路输出的读取数据的字节序。
4.根据权利要求1所述的双主控控制器，其特征在于，所述控制器模式寄存器存储重置位和模式位。
5.根据权利要求1所述的双主控控制器，其特征在于，所述处理器控制器包括: 状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号； 串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及 并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信号在所述读取总线部分上提供来自所述数据寄存器的读取测试数据。
6.根据权利要求5所述的双主控控制器，其特征在于，还包括:字节序电路，耦合于所述并行化器与所述读取总线部分之间，并且可操作用于响应于来自所述状态机的所述控制信号改变在所述读取总线部分上施加的读取测试数据的字节序。
7.根据权利要求6所述的双主控控制器，其特征在于，还包括耦合于所述数据寄存器与所述并行化器之间的输出复用器。
8.根据权利要求1所述的双主控控制器，其特征在于，所述多个JTAG数据寄存器还包括位扫描寄存器、标识寄存器、旁路寄存器和附加用户数据寄存器。
9.根据权利要求8所述的双主控控制器，其特征在于，所述位扫描寄存器、标识寄存器、旁路寄存器和控制器模式寄存器仅由所述JTAG TAP控制器控制。
10.根据权利要求8所述的双主控控制器，其特征在于，所述指令解码器和复用器电路还包括:JTAG TAP控制器解码电路，可操作用于对所述选择复用器提供的来自所述标准测试访问端口的信号解码。
11.根据权利要求10所述的双主控控制器，其特征在于，所述指令解码器和复用器电路还包括:处理器解码电路，可操作用于对所述选择复用器提供的来自所述外部处理器总线的信号解码。
12.—种电子系统,其特征在于,包括: 核心逻辑电路装置； 多个JTAG数据寄存器，耦合到所述核心逻辑电路装置，所述JTAG数据寄存器包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式； 双主控控制器，包括: JTAG TAP控制器，适于通过标准测试访问端口接收控制信号； 处理器控制器，适于通过外部处理器总线接收处理器控制信号； 选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAGTAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号； 逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑 电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号； 指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。
13.根据权利要求12所述的电子系统，其特征在于，所述核心逻辑包括微处理器。
14.根据权利要求12所述的电子系统，其特征在于，所述控制器模式寄存器存储重置位和模式位。
15.根据权利要求12所述的电子系统，其特征在于，所述处理器控制器包括: 状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号； 串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信号在所述读取总线部分上提供来自所述数据寄存器的读取测试数据。
16.根据权利要求15所述的电子系统，其特征在于，所述双模式控制器还包括:字节序电路，耦合于所述并行化器与所述读取总线部分之间，并且可操作用于响应于来自所述状态机的所述控制信号改变在所述读取总线部分上施加的读取测试数据的字节序。
17.根据权利要求12所述的电子系统，其特征在于，所述双主控控制器还包括耦合于所述数据寄存器与所述并行化器之间的输出复用器。
18.根据权利要求12所述的电子系统，其特征在于，所述多个JTAG数据寄存器还包括位扫描寄存器、标识寄存器、旁路寄存器和附加用户数据寄存器。
19.根据权利要求18所述的电子系统，其特征在于，所述位扫描寄存器、标识寄存器、旁路寄存器和控制器模式寄存器仅由所述JTAG TAP控制器控制。
20.根据权利要求18所述的电子系统，其特征在于，所述指令解码器和复用器电路还包括: JTAG TAP控制器解码电路，可操作用于对所述选择复用器提供的来自所述标准测试访问端口的信号解码，以及 处理器解码电路，可操作用于对所述选择复用器提供的来自所述外部处理器总线的信号解码。
【文档编号】G01R31/28GK203745604SQ201320812812
【公开日】2014年7月30日 申请日期:2013年12月11日 优先权日:2013年3月28日
【发明者】M·布拉姆比拉, U·拉科尔, C·奥兹德米尔 申请人:意法半导体公司