一种反激式led恒流驱动器具有检测功能的控制芯片的制作方法
【专利摘要】本发明公开了一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块、逻辑及驱动模块和测试模块；测试模块包括偏置电流检测电路、使能信号TM_true生成电路、标志位生成电路、电压选择信号生成电路和基准电压检测电路。本发明通过对芯片外部引脚提供相应的输入信号，并根据测试结果，对芯片外部相应的引脚进行检测，即可得到测试结果；相对于现有技术，本发明不再需要进行全参数的测试，降低了芯片的测试成本，简化了测试方法，这样大大节省了芯片测试的成本与周期。
【专利说明】一种反激式LED恒流驱动器具有检测功能的控制芯片
【技术领域】
[0001] 本发明属于LED恒流驱动控制【技术领域】，具体涉及一种反激式LED恒流驱动器具 有检测功能的控制芯片。
【背景技术】
[0002] 目前，LED恒流驱动器多采用反激式电路结构，如图1所示，其内部控制芯片主要 包含供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块和逻辑及驱动模块； 其中：供电及基准模块为整个芯片按上电次序依次上电，并将外部线电压稳压至内部5V供 电电压，分别供给其它模块，芯片上电正常工作后，模块内部的基准信号产生电路（如图2 所示）产生不同的偏置电流pbiasl?pbiasn(各路偏置电流均与一基准电流成已知比例 关系）与基准电压refl?refn，以给芯片内部其他模块提供相应的电流偏置和电压基准； 电流采样及PWM产生模块采样原边电流并依据采样结果产生PWM信号；保护及控制采样模 块采样辅助绕组电压，通过对辅助绕组进行检测，判断电路的实际工作状态，为其它模块提 供过零检测信号、过压保护信号、短路保护信号等一系列的保护和状态信号，保证电路工作 安全，同时生成提供给电流放大级的采样输出信号V samp ;逻辑及驱动模块依据电流采样及 PWM产生模块产生的PWM信号输出驱动信号给功率M0SFET，同时该模块中的振荡器产生多 路不同的时钟信号以提供给芯片中的相应模块。
[0003] 随着芯片工艺的发展与演进，芯片功能越来越复杂，芯片测试难度也在不断地提 高。为了确保芯片的功能正常，芯片在出厂前必须经过严格的测试。目前，芯片的验证测试 和调试在芯片的整个开发过程中占据70%以上的时间。
[0004] 为了便于对流片芯片进行封装后的性能检测，通过添加一些简单的激励，将得到 的输出响应和预期的输出进行比较，以评估芯片是否在规格范围之内，这是芯片量产过程 中一个极其重要的环节，可以有效筛选出有缺陷的芯片，防止进入后续的生产环节。在实际 商业流程中会进行全自动测试设备（Automatic TestEquipment，ATE)测试。ATE测试无需 完整的系统环路，只需通过对特定的引脚加入电平或者脉冲信号，芯片内部的测试模块自 动生成相关输出，这就要求在正常的模块之外再添加相应的测试电路模块，以配合外部激 励信号，但目前尚缺少一种针对高PFC(功率因数校正）高效率反激式LED驱动芯片的ATE 测试技术。
[0005] 随着芯片工艺提升，芯片面积不断下降，当芯片出货量足够大大的时候，单芯片的 制造成本不断下降，传统芯片的测试技术由于ATE测试复杂度上升而升级，导致现有封装 后的测试成本不断上升，增加芯片外围测试系统的复杂度。同时，传统的芯片测试由于采用 全参数测试，这种方式需要较高的芯片测试成本和较长的时间周期；而对于LED驱动芯片 而言，芯片良率可达95%左右，实际上只需要对芯片内部关键参数测试，即可判定芯片的好 坏。
【发明内容】
[0006] 针对现有技术所存在的上述技术问题，本发明提供了一种反激式LED恒流驱动器 具有检测功能的控制芯片，可以大大节省芯片的测试成本和测试周期。
[0007] 一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电 流采样及PWM产生模块、保护及控制采样模块、逻辑及驱动模块和测试模块；所述的测试模 块包括：
[0008] 偏置电流检测电路，采集供电及基准模块产生的一路基准电压，使之与给定的偏 置电压V TM进行比较，生成使能信号Test_en ;进而根据使能信号Test_en生成与供电及基 准模块中的基准电流成比例的电流信号ITM作为检测结果输出；通过检测电流信号I TM的大 小可以判断供电及基准模块产生的各路偏置电流大小是否正确，检测电流信号ITM的上升 沿可以判断供电及基准模块产生的上述基准电压大小是否正确，同时检测电流信号I TM的 上升沿与下降沿的时间间隔，即可判断逻辑及驱动模块中振荡器的周期是否准确。
[0009] 使能信号TM_true生成电路，接收测试输入的时钟信号CLK，根据时钟信号CLK控 制生成幅值为芯片供电电压VDA的使能信号TM_true ;
[0010] 标志位生成电路，接收测试输入的时钟信号VSTP，通过使之与电源电压VDD进行比 较，输出标志位时钟信号Test_flag ;
[0011] 电压选择信号生成电路，对标志位时钟信号Test_flag进行分频，产生两路电压 选择信号selO?sell ;
[0012] 基准电压检测电路，根据两路电压选择信号selO?sell从供电及基准模块产生 的各路基准电压中选择其中一路作为待测基准电压，进而根据使能信号TM_true生成与该 待测基准电压成比例的电压信号ν ωΜΡ作为检测结果输出；通过检测电压信号VOTP的大小可 以判断待测基准电压大小是否正确。
[0013] 所述的偏置电流检测电路包括比较器Z1、反相器U1、电阻R1、三极管T1电流沉II 以及三个PM0S管P1?P3 ;其中，比较器Z1的正相输入端接收偏置电压VTM，反相输入端接 收供电及基准模块产生的一路基准电压，输出端与反相器U1的输入端相连；反相器U1的输 出端与PM0S管P3的栅极相连，PM0S管P3的源极与PM0S管P1的源极和PM0S管P2的源 极相连并接芯片供电电压VDA，PM0S管P3的漏极与电阻R1的一端相连，电阻R1的另一端 与PM0S管P2的漏极和三极管T1的发射极相连，三极管T1的集电极和基极共连并输出电 流信号1"，PM0S管P2的栅极与PM0S管P1的栅极、PM0S管P1的漏极和电流沉II的一端 相连，电流沉II的另一端接地，电流沉II的电流大小为供电及基准模块中的基准电流。
[0014] 所述的使能信号TM_true生成电路包括两个PM0S管P4?P5、三个NM0S管N1? N3、三个反相器U2?U4、两个D触发器Ml?M2和电流沉12 ;其中，PM0S管P4的源极与 PM0S管P5的源极相连并接芯片供电电压VDA，PM0S管P4的栅极与PM0S管P5的栅极、PM0S 管P5的漏极和电流沉12的一端相连，PM0S管P4的漏极与反相器U2的输入端和NM0S管 N1的漏极相连，NM0S管N1的栅极接收时钟信号CLK，NM0S管N1的源极与匪0S管N2的漏 极、NM0S管N2的栅极和NM0S管N3的漏极相连，NM0S管N2的源极与NM0S管N3的源极和 电流沉12的另一端相连并接地，NM0S管N3的栅极与反相器U2的输出端和反相器U3的输 入端相连，反相器U3的输出端与D触发器Ml的时钟端和D触发器M2的时钟端相连，D触 发器Ml的D端接芯片供电电压VDA，D触发器Ml的Q端与D触发器M2的D端相连，反相器 U4的输入端接收供电及基准模块提供的偏置建立信号Bias_ok，反相器U4的输出端与D触 发器Ml的复位端和D触发器M2的复位端相连，D触发器M2的Q端生成使能信号TM_true。
[0015] 所述的标志位生成电路包括六个PM0S管P6?PI 1、四个NM0S管N4?N7、四个反 相器U5?U8、比较器Z2、电阻R2和电流沉13 ;其中，电阻R2的一端接收时钟信号VSTP，另一 端与比较器Z2的反相输入端和NM0S管Μ的漏极相连；比较器Z2的正相输入端接电源电 压VDD，比较器Ζ2的输出端与NM0S管Μ的栅极和NM0S管Ν5的栅极相连，NM0S管Μ的源 极接地，PM0S管Ρ6的源极与PM0S管Ρ7的源极、PM0S管Ρ8的源极和PM0S管Ρ9的源极相 连并接芯片供电电压VDA，PM0S管Ρ6的栅极与PM0S管Ρ6的漏极、PM0S管Ρ7的栅极、PM0S 管P8的栅极、PM0S管P9的栅极和电流沉13的一端相连，PM0S管P7的漏极与PM0S管P10 的源极相连，PM0S管P10的栅极与反相器U5的输出端相连，PM0S管P10的漏极与PM0S管 P8的漏极、NM0S管N5的漏极和PM0S管P11的栅极相连，PM0S管P9的漏极与PM0S管P11 的源极和反相器U6的输入端相连，PM0S管P11的漏极与NM0S管N6的漏极、NM0S管N6的 栅极和NM0S管N7的漏极相连，反相器U6的输出端与反相器U7的输入端相连，反相器U7 的输出端与反相器U8的输入端相连，反相器U8的输出端与NM0S管N7的栅极和反相器U5 的输入端相连并输出标志位时钟信号Test_f lag，电流沉13的另一端与NM0S管N5的源极、 NM0S管N6的源极和NM0S管N7的源极相连并接地。
[0016] 所述的电压选择信号生成电路包括四个D触发器M3?M6、与门E、与非门Η和反相 器U9 ;其中，与门Ε的第一输入端与D触发器M3的D端相连并接收标志位时钟信号Test_ flag,第二输入端接收使能信号Test_en，输出端与与非门Η的第一输入端相连；与非门Η 的第二输入端接收供电及基准模块提供的偏置建立信号Bias_ok，与非门Η的输出端与D触 发器M3的复位端和D触发器Μ4的复位端相连，D触发器M3的时钟端与D触发器Μ4的时 钟端相连并接收逻辑及驱动模块提供的时钟信号CLK2, D触发器M3的Q端与D触发器Μ4 的D端相连，D触发器Μ4的Q端与D触发器Μ5的时钟端相连，D触发器Μ5的复位端与D触 发器Μ6的复位端和反相器U9的输出端相连，反相器U9的输入端接收供电及基准模块提供 的测试复位信号RST_TM，D触发器Μ5的D端与D触发器Μ5的端和D触发器Μ6的时钟端相 连，D触发器M5的Q端输出电压选择信号selO, D触发器M6的D端与D触发器M6的端相 连，D触发器M6的Q端输出电压选择信号sell。
[0017] 所述的基准电压检测电路包括二四译码器、两个电流源14?15、两个运算放大器 Z3?Z4、三个电阻R3?R5和六个NM0S管N8?N13 ;其中，二四译码器的四个输入端接收 供电及基准模块产生的四路基准电压，输出端与运算放大器Z3的正相输入端和运算放大 器Z4的正相输入端相连，两个选通端分别接收两路电压选择信号selO?sell ;电阻R3的 一端接收保护及控制采样模块生成的采样输出信号Vsamp，电阻R3的另一端与电阻R4的一 端和NM0S管N8的漏极相连，NM0S管N8的源极与电阻R4的另一端、运算放大器Z3的反相 输入端、NM0S管N9的源极和NM0S管N10的漏极相连，NM0S管N8的栅极接收电阻选择信 号sel，电阻选择信号sel由逻辑及驱动模块提供的一路时钟信号经分频得到；电流源14 的一端与电流源15的一端相连并接电源电压VDD，电流源14的另一端与NM0S管N9的漏 极、NM0S管N10的栅极和NM0S管N12的栅极相连，NM0S管N9的栅极与运算放大器Z3的输 出端相连，NM0S管N10的源极和匪0S管N12的源极均接地，电流源15的另一端与NM0S管 Nil的漏极和电阻R5的一端相连并输出电压信号νωΜΡ，电阻R5的另一端与NM0S管N13的 漏极相连，NM0S管Ν13的栅极接收使能信号TM_true，NM0S管Ν13的源极接地，运算放大器 Z4的反相输入端与NMOS管Nil的源极和NMOS管N12的漏极相连，NMOS管Nil的栅极与运 算放大器Z4的输出端相连。
[0018] 本发明提出了一套适用于大部分LED驱动芯片的测试方案，对于LED驱动芯片而 言，芯片内部最重要的信号为：振荡器周期、偏置电流大小和芯片基准电压大小，检测芯片 内部这些信号正确与否，即可判断芯片是否处于正常工作状态。本发明通过对芯片外部引 脚提供相应的输入信号，并根据测试结果，对芯片外部相应的引脚进行检测，即可得到测试 结果；利用对芯片引脚的复用，可以在不额外增加芯片引脚数目的情况下，完成芯片内部重 要指标的测试。
[0019] 相对于现有技术而言，本发明不再需要进行全参数的测试，降低了芯片的测试成 本，简化了测试方法，这样大大节省了芯片测试的时间周期；通过对于芯片内部测试电路的 设计以及测试后数字电路的修调，可以大大节省芯片在大圆片测试阶段的测试成本与测试 周期。同时，本发明芯片测试电路可移植性较强，测试电路也可用于不同的LED驱动芯片， 以实现对于关键参数的检测。
【专利附图】
【附图说明】
[0020] 图1为反激式LED恒流驱动器的结构示意图。
[0021] 图2为供电及基准模块内部基准信号产生电路的结构示意图。
[0022] 图3为本发明控制芯片的结构示意图。
[0023] 图4为偏置电流检测电路的结构示意图。
[0024] 图5为使能信号TM_true生成电路的结构示意图。
[0025] 图6为标志位生成电路的结构示意图。
[0026] 图7为电压选择信号生成电路的结构示意图。
[0027] 图8为基准电压检测电路的结构示意图。
【具体实施方式】
[0028] 为了更为具体地描述本发明，下面结合附图及【具体实施方式】对本发明的技术方案 进行详细说明。
[0029] 如图3所示，本实施方式提供了一种反激式LED恒流驱动器具有检测功能的控制 芯片，包括供电及基准模块、电流采样及PWM产生模块、保护及控制采样模块、逻辑及驱动 模块、测试模块以及封装芯片外部连接于C0MP引脚与电路地之间的电容器C、TM引脚串联 连接的第一电阻R1和第一电压源VI、VDD引脚与电路地之间连接的第二电压源V2、STP引 脚与电路地之间连接的第三电压源V3、DRV引脚与电路地之间连接的第二电阻R2。
[0030] 测试模块包括偏置电流检测电路、使能信号TM_true生成电路、标志位生成电路、 电压选择信号生成电路和基准电压检测电路；其中：
[0031] 如图4所不，偏置电流检测电路包括一个比较器Z1、反相器U1、一对成比例的M0S 管P1和P2、M0S管P3、限流电阻R1以及二极管接法的PNP三极管T1。比较器Z1用于比较 TM引脚的电压与比较器基准电压VMf，当TM引脚输入电压大于Vref (100mV)时，Test_en输 出高电平，系统进入部分测试模式。M0S管P1和P2栅极相连并连接到M0S晶体管P1的漏 极，比较器Z1正向输入端一端接到TM引脚，反向输入端端接到基准电压V Mf端。比较器Z1 的输出端连接到反相器U1的输入端，U1的输出端连接到晶体管P3的栅极，晶体管P3漏极 串联限流电阻R1与晶体管P2并联。P3与P2管源极接高电平，P2漏极与限流电阻R1的 另一端接于二极管接法的PNP三极管T1发射极，用于检测电流偏置和比较起阈值电压V Mf。 当比较器Z1所连接TM引脚的电压高于Vief时，比较器输出高电平，通过反相器U1以后使 MOS晶体管P3开通，使TM引脚端电流大小发生跳变，比较器Z1输出信号控制TM引脚端电 流跳变时刻。
[0032] 如图5所示，使能信号TM_true生成电路包括两个D触发器Ml和M2、两个反相器 U2和U3、一对M0S晶体管P4和P5、晶体管N1和晶体管N2与N3。晶体管P4与P5栅极相 连并连接到P5管的漏极，P4管与P5管源极接电源。P5管漏极接电流源后接地。N1管栅 极连接TM信号，源极与N3管漏极，N2管漏极和栅极相连，漏极与P4管漏极相连，并接到反 相器U2输入端，反相器U2输出端连接反相器U3输入端和N3栅极。N3与N2管源极共地。 反相器U3输出信号接两个D触发器Ml和M2的时钟信号，两个D触发器Ml和M2的Reset 端连接Bias_ok的反相信号，D触发器Ml的输入端D信号连接VDA，D触发器M2的输入端 D信号连接Ml的Q。当晶体管N1栅极信号TM翻转两次时，通过两个反相器U2和U3产生 两个时钟周期，通过两个D触发器Ml和M2以后，将TM_true信号变为高电平。
[0033] 如图6所示，标志位生成电路包括三个反相器U6?U8和9个M0S管P6?PI 1到 N4?N7。PM0S管P6?P9构成电流拷贝，栅极相连并连接到P6管的漏极，源极相连到电 源。P7管漏极与P10管源极相连，P10管漏极与NM0S管N5，PM0S管P10漏极相连并连接于 P11管栅极，P11管源极与P9管漏极相连，并连接到反相器U6输入端，反相器U6?U8依次 串联，U8的输出连接于N7管栅极，N6管栅极漏极相连，构成二极管接法并与N7管漏极相 连，同时连接到NM0S管P11源极。N5, N6与N7源极相连共地。当NM0S管N5栅极电压由 高电平变为低电平时，N5管关断，NM0S管P11栅极由低电平变为高电平，P11管开通，反相 器U6的输入端由高电平变为低电平，经过三个串联的反相器后输出Test_flag信号由低电 平变为高电平。
[0034] 如图7所不，电压选择信号生成电路包括四个D触发器M3?M6、一个二输入与门 E，一个二输入与非门Η和一个反相器U9。D触发器M3的输入信号D与二输入与门E的一 个输入连接Test_f lag信号，与门Ε的另一个输入为Test_en信号，与门Ε的输出信号与二 输入与非门Η的一个输入相连，与非门Η的另一个输入与芯片内部Bias_ok信号相连，与非 门Η信号输出与D触发器M3和M4的Reset端相连，D触发器M3和M4的CLK端与芯片内部 时钟CLK2相连。D触发器M3的输出端Q与D触发器M4的输入D端相连，M4的输出端Q与 D触发器M5的CLK端相连。M5与M6接成分频器电路，分别对M5输入的CLK信号进行二分 频和四分频，D触发器M5与M6的输出端Q产生电压选择信号selO和sell。反相器U9输 入端接RST_TM信号，输出端连接在D触发器M5和M6的Reset端上。
[0035] 如图8所示，基准电压检测电路包括二四译码器、两个电流源14?15、两个运算放 大器Z3?Z4、三个电阻R3?R5和六个NM0S管N8?N13 ;其中，二四译码器的四个输入端 接收供电及基准模块产生的四路基准电压，输出端与运算放大器Z3的正相输入端和运算 放大器Z4的正相输入端相连，两个选通端分别接收两路电压选择信号selO?sell ;电阻 R3的一端接收保护及控制采样模块生成的采样输出信号Vsamp，电阻R3的另一端与电阻R4 的一端和NM0S管N8的漏极相连，NM0S管N8的源极与电阻R4的另一端、运算放大器Z3的 反相输入端、NMOS管N9的源极和NMOS管N10的漏极相连，NMOS管N8的栅极接收电阻选 择信号sel，电阻选择信号sel由逻辑及驱动模块提供的一路时钟信号经分频得到；电流源 14的一端与电流源15的一端相连并接电源电压VDD，电流源14的另一端与NMOS管N9的 漏极、NMOS管N10的栅极和NMOS管N12的栅极相连，匪0S管N9的栅极与运算放大器Z3的 输出端相连，NMOS管N10的源极和NMOS管N12的源极均接地，电流源15的另一端与NMOS 管Nil的漏极和电阻R5的一端相连并输出电压信号VOTP，电阻R5的另一端与NMOS管N13 的漏极相连，NMOS管N13的栅极接收使能信号TM_true，NMOS管N13的源极接地，运算放大 器Z4的反相输入端与NMOS管Nil的源极和NMOS管N12的漏极相连，NMOS管Nil的栅极 与运算放大器Z4的输出端相连。
[0036] 本实施方式芯片的外围电路接成图3所示，STP引脚接测试电压源V3信号，VDD引 脚接测试电压源V2信号，TM引脚串联3K欧姆电阻和测试电压源VI信号。
[0037] 芯片测试分为三种模式，第一种是预测试模式，即芯片不需要工作在部分测试模 式或完全测试模式；第二种是部分测试模式，从芯片TM引脚输入电压V TM经过一个比较器与 VMf进行比较。的设计值为100mV，当TM引脚所加电压大于VMf时，系统进入部分测试 模式，比较器Z1输出Test_en信号变为1 ;第三种是完全测试模式，首先保证芯片工作在部 分测试模式，即保持TM引脚输入电压始终大于Vief，当TM引脚两次检测到从低电平（IV以 下）跳到高电平（2V以上）的激励时，系统进入完全工作模式；此时比较器Z1的输出Test_ en为高电平，同时触发器M2的输出TM_true也变成高电平。
[0038] 在芯片测试的第一阶段，TM引脚接3ΚΩ电阻与一个电压源。电压源电压偏置为0。 首先给STP引脚加20V左右的电压偏置信号，此时电压VDD脚电压跟随STP脚变化，当VDD 达到18V时，芯片内部模拟模块启动，分别产生Pre_vdd_〇k信号和Bg_en信号。在bg_en结 束以后，供电及基准模块正常工作，一段延时后bg_ok信号变成高电平启动ref_ Current_ bias模块，之后bias_ok输出高电平，芯片电源相关模拟电路建立完成。当bias_ok信号输 出高电平时，图4电路中流过三极管的电流为20uA，因为外接3ΚΩ电阻，故此时TM引脚端 电压将会从0V变为60mV，由于此时TM引脚的端电压并未大于100mV，故此时系统并不处于 部分测试模式。在检测TM引脚（或者C0MP引脚）电压的上升沿后马上将VDD引脚电压快 速下调到l〇V(下调时间小于50us)，当VDD电压低于14V时，Pre_vdd_ok信号变为0。经过 一段时间的延时以后，电流偏置也将变为〇,则图4的电流偏置电路不再工作，TM端电压由 60mV下降为0。待TM脚检测到下降沿后，通过检测TM上升沿和下降沿之间的时间可以得 到时钟信号CLK2的周期信号（典型值为80us)，以此验证系统短路保护时间常数（640us) 是否在误差范围之内。
[0039] 在芯片测试的第二阶段，主要实现对芯片内部偏置电流以及VMf进行测量。如图4 所示，当芯片开启以后，电流偏置建立。逐步增大TM引脚端电压，当电压大于V Mf时，由于 Test_en变为1，故P3管开通，此时，TM引脚端的电流从20uA突变到大约500uA。在TM引 脚串联一个电表就可以测出基准电流的值。在电压源电流突变时，检测TM的电压，就可以 确定比较器Z1工作的阈值是否正常，典型值为100mV。
[0040] 在芯片测试的第三阶段，实现对于基准电压vMf的测试。电流环路基准电压测试 是测试中最关键的一项，该参数和系统电流精度直接相关，需要系统进入完全测试模式。在 测试开始阶段，保持TM引脚的电压大于100mV且两次从低电平跳变到高电平（低电平要 求小于IV，高电平要求大于2V)，使系统进入完全测试模式，即TM_true信号变为1。在系 统进入完全测试模式以后，设置测试标志Test_flag的使能，就可以对基准电压进行测试。 如图6所示，Test_flag的产生与启动钳位电路有关，N5管与Μ管的栅极相连，当STP端 比VDD端高时，比较器Ζ2输出低电平，Test_flag信号为1，STP端比VDD端低时，输出高电 平。Test_flag信号为0。通过设置外部输入信号STP与VDD，即可生成Test_flag翻转信 号。根据芯片测试第一阶段所测的CLK2时间，Test_flag电平要保证大于两个CLK2周期。 由图7所示，其中触发器M5、M6采用TM引脚作为模块电源，其余模块以VDA为电源。通过 输入Test_flag翻转信号，selO和sell信号随着信号翻转，以选择不同的基准电压进行测 量。同时进入完全测试模式以后，芯片将关闭一些模块的功能，以免对测试设备测试时造成 干扰，其中低压限压电路将被强制关闭，reset信号将强制接地，同时PWM输出固定低电平， 防止PWM的跳变沿影响测试的精度。如图8所示，上级电路生成的selO和sell信号选择 不同的电压基准，并通过运算电路计算后，从芯片外部引脚COMP端即可读出电压大小，进 而得出基准是否准确。
【权利要求】
1. 一种反激式LED恒流驱动器具有检测功能的控制芯片，包括供电及基准模块、电流 采样及PWM产生模块、保护及控制采样模块和逻辑及驱动模块；其特征在于：还包括一测试 模块，所述的测试模块包括： 偏置电流检测电路，采集供电及基准模块产生的一路基准电压，使之与给定的偏置电 压VTM进行比较，生成使能信号Test_en ;进而根据使能信号Test_en生成与供电及基准模 块中的基准电流成比例的电流信号ITM作为检测结果输出； 使能信号TM_true生成电路，接收测试输入的时钟信号CLK，根据时钟信号CLK控制生 成幅值为芯片供电电压VDA的使能信号TM_true ; 标志位生成电路，接收测试输入的时钟信号VSTP，通过使之与电源电压VDD进行比较， 输出标志位时钟信号Test_flag ; 电压选择信号生成电路，对标志位时钟信号Test_flag进行分频，产生两路电压选择 信号selO?sell ; 基准电压检测电路，根据两路电压选择信号sel〇?sell从供电及基准模块产生的各 路基准电压中选择其中一路作为待测基准电压，进而根据使能信号TM_true生成与该待测 基准电压成比例的电压信号作为检测结果输出。
2. 根据权利要求1所述的控制芯片，其特征在于：所述的偏置电流检测电路包括比较 器Z1、反相器U1、电阻R1、三极管T1电流沉II以及三个PM0S管P1?P3 ;其中，比较器Z1 的正相输入端接收偏置电压VTM，反相输入端接收供电及基准模块产生的一路基准电压，输 出端与反相器U1的输入端相连；反相器U1的输出端与PM0S管P3的栅极相连，PM0S管P3 的源极与PM0S管P1的源极和PM0S管P2的源极相连并接芯片供电电压VDA，PM0S管P3的 漏极与电阻R1的一端相连，电阻R1的另一端与PM0S管P2的漏极和三极管T1的发射极相 连，三极管T1的集电极和基极共连并输出电流信号I TM，PM0S管P2的栅极与PM0S管P1的 栅极、PM0S管P1的漏极和电流沉II的一端相连，电流沉II的另一端接地，电流沉II的电 流大小为供电及基准模块中的基准电流。
3. 根据权利要求1所述的控制芯片，其特征在于：所述的使能信号TM_true生成电路 包括两个PM0S管P4?P5、三个NM0S管N1?N3、三个反相器U2?U4、两个D触发器Ml? M2和电流沉12 ;其中，PM0S管P4的源极与PM0S管P5的源极相连并接芯片供电电压VDA， PM0S管P4的栅极与PM0S管P5的栅极、PM0S管P5的漏极和电流沉12的一端相连，PM0S 管P4的漏极与反相器U2的输入端和NM0S管N1的漏极相连，NM0S管N1的栅极接收时钟 信号CLK，NM0S管N1的源极与NM0S管N2的漏极、NM0S管N2的栅极和NM0S管N3的漏极 相连，NM0S管N2的源极与NM0S管N3的源极和电流沉12的另一端相连并接地，NM0S管N3 的栅极与反相器U2的输出端和反相器U3的输入端相连，反相器U3的输出端与D触发器Ml 的时钟端和D触发器M2的时钟端相连，D触发器Ml的D端接芯片供电电压VDA，D触发器 Ml的Q端与D触发器M2的D端相连，反相器U4的输入端接收供电及基准模块提供的偏置 建立信号Bias_ok，反相器U4的输出端与D触发器Ml的复位端和D触发器M2的复位端相 连，D触发器M2的Q端生成使能信号TM_true。
4. 根据权利要求1所述的控制芯片，其特征在于：所述的标志位生成电路包括六个 PM0S管P6?P11、四个NM0S管N4?N7、四个反相器U5?U8、比较器Z2、电阻R2和电流沉 13 ;其中，电阻R2的一端接收时钟信号VSTP，另一端与比较器Z2的反相输入端和NM0S管N4 的漏极相连；比较器Z2的正相输入端接电源电压VDD，比较器Z2的输出端与NMOS管Μ的 栅极和NM0S管Ν5的栅极相连，NM0S管Μ的源极接地，PM0S管Ρ6的源极与PM0S管Ρ7的 源极、PM0S管Ρ8的源极和PM0S管Ρ9的源极相连并接芯片供电电压VDA，PM0S管Ρ6的栅极 与PM0S管Ρ6的漏极、PM0S管Ρ7的栅极、PM0S管Ρ8的栅极、PM0S管Ρ9的栅极和电流沉13 的一端相连，PM0S管Ρ7的漏极与PM0S管Ρ10的源极相连，PM0S管Ρ10的栅极与反相器U5 的输出端相连，PM0S管Ρ10的漏极与PM0S管Ρ8的漏极、NM0S管Ν5的漏极和PM0S管Ρ11 的栅极相连，PM0S管Ρ9的漏极与PM0S管Ρ11的源极和反相器U6的输入端相连，PM0S管 Ρ11的漏极与NM0S管Ν6的漏极、NM0S管Ν6的栅极和NM0S管Ν7的漏极相连，反相器U6的 输出端与反相器U7的输入端相连，反相器U7的输出端与反相器U8的输入端相连，反相器 U8的输出端与NM0S管Ν7的栅极和反相器U5的输入端相连并输出标志位时钟信号Test_ flag，电流沉13的另一端与NMOS管N5的源极、NMOS管N6的源极和NMOS管N7的源极相 连并接地。
5. 根据权利要求1所述的控制芯片，其特征在于：所述的电压选择信号生成电路包括 四个D触发器M3?M6、与门E、与非门Η和反相器U9 ;其中，与门E的第一输入端与D触发 器M3的D端相连并接收标志位时钟信号Test_flag，第二输入端接收使能信号Test_en，输 出端与与非门Η的第一输入端相连；与非门Η的第二输入端接收供电及基准模块提供的偏 置建立信号Bias_ok，与非门Η的输出端与D触发器M3的复位端和D触发器Μ4的复位端 相连，D触发器M3的时钟端与D触发器Μ4的时钟端相连并接收逻辑及驱动模块提供的时 钟信号CLK2, D触发器M3的Q端与D触发器Μ4的D端相连，D触发器Μ4的Q端与D触发 器Μ5的时钟端相连，D触发器Μ5的复位端与D触发器Μ6的复位端和反相器U9的输出端 相连，反相器U9的输入端接收供电及基准模块提供的测试复位信号RST_TM，D触发器Μ5的 D端与D触发器M5的端和D触发器M6的时钟端相连，D触发器M5的Q端输出电压选择信 号selO, D触发器M6的D端与D触发器M6的端相连，D触发器M6的Q端输出电压选择信 号 sell。
6. 根据权利要求1所述的控制芯片，其特征在于：所述的基准电压检测电路包括二四 译码器、两个电流源14?15、两个运算放大器Z3?Z4、三个电阻R3?R5和六个NM0S管 N8?N13;其中，二四译码器的四个输入端接收供电及基准模块产生的四路基准电压，输出 端与运算放大器Z3的正相输入端和运算放大器Z4的正相输入端相连，两个选通端分别接 收两路电压选择信号selO?sell ;电阻R3的一端接收保护及控制采样模块生成的采样输 出信号Vsamp，电阻R3的另一端与电阻R4的一端和NM0S管N8的漏极相连，NM0S管N8的源 极与电阻R4的另一端、运算放大器Z3的反相输入端、NM0S管N9的源极和NM0S管N10的 漏极相连，NM0S管N8的栅极接收电阻选择信号sel，电阻选择信号sel由逻辑及驱动模块 提供的一路时钟信号经分频得到；电流源14的一端与电流源15的一端相连并接电源电压 VDD，电流源14的另一端与NM0S管N9的漏极、NM0S管N10的栅极和NM0S管N12的栅极相 连，NM0S管N9的栅极与运算放大器Z3的输出端相连，NM0S管N10的源极和NM0S管N12的 源极均接地，电流源15的另一端与NM0S管Nil的漏极和电阻R5的一端相连并输出电压信 号V_>，电阻R5的另一端与NM0S管N13的漏极相连，NM0S管N13的栅极接收使能信号TM_ true，NMOS管N13的源极接地，运算放大器Z4的反相输入端与NMOS管Nil的源极和NMOS 管N12的漏极相连，NMOS管Nil的栅极与运算放大器Z4的输出端相连。
【文档编号】G01R31/00GK104066242SQ201410252421
【公开日】2014年9月24日 申请日期:2014年6月9日 优先权日:2014年6月9日
【发明者】何乐年, 张奥扬, 刘运韬, 俞杰草, 徐碧莹, 冷亚辉, 奚剑雄 申请人:浙江大学