具有非线性补偿功能的Ku波段线性调频连续波雷达发射的制造方法
【专利摘要】本发明提供了一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机，该雷达发射机包括数字基带系统、PLL倍频系统和上变频系统。数字基带系统存储经预失真补偿后的基带LFMCW信号，在外部参考时钟的控制下，输出所述基带LFMCW信号给PLL倍频系统；PLL倍频系统对接收的基带LFMCW信号进行倍频处理后生成S波段LFMCW信号，传输给上变频部分；上变频系统，对S波段LFMCW信号上变频至Ku波段后提供给天线进行发射。发射机通过利用上变频系统的传输函数T2(jω)和PLL倍频系统相位的传输函数T1(jω)对理想的Ku波段LFMCW信号进行补偿，有效地提高了LFMCW信号的线性度，以产生高线性度的Ku波段的LFMCW信号。
【专利说明】具有非线性补偿功能的Ku波段线性调频连续波雷达发射机
【技术领域】
[0001]发明涉及频率合成【技术领域】，具体涉及一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机。
【背景技术】
[0002]在雷达发射机的设计中，由于发射机的功率受到一定限制。因此，雷达设计者通常选择具有大的时宽带宽积的信号作为发射信号。这样，通过匹配滤波，可以获得具有高分辨的窄脉冲。线性调频连续波(Linear Frequency Modulated Continuous Wave, LFMCff)信号就是这样一种常见的雷达信号。特别是相参、宽带的LFMCW信号，因其具有良好的脉冲压缩特性，在高分辨率雷达，特别是合成孔径雷达(Synthetic Aperture Radar, SAR)和逆合成孔径雷达(Inverse Synthetic Aperture Radar, ISAR)中具有非常广泛的应用。
[0003]数字技术的发展使得采用数字方法产生LFMCW信号成为可能，与以往采用表面声波器件的无源方法和采用压控振荡器(Voltage-Controlled Oscillator, VC0)等模拟方法相比，使用数字方法产生的LFMCW信号具有灵活性高、可靠性好、幅度相位补偿方便等明显的优越性。
[0004]图1是一种工作在X波段LFMCW雷达发射机，该发射机中采用了直接数字频率合成(Direct Digital Frequency Synthesizer, DDFS)来产生基带的 LFMCW 信号，米用锁相环(Phase Locked Loop, PLL)技术来产生本振(Local Oscillator, L0)信号:
[0005]在基带部分，该发射机利用DDS技术产生了 160-178.78MHz的窄带LFMCW信号。该LFMCW信号之后经过3个级联的2倍频、4倍频、2倍频倍频器对带宽进行展宽，最终获得
2.56-2.86GHz的S波段LFMCW信号。其中，由于倍频器采用了无源倍频的方式，为了弥补倍频器引入的变频损耗，在级联的倍频器中加入了若干功放以增大功率。同时，由于无源倍频器会引入比较严重的谐波，因而在每一级倍频器后都加入了滤波器对谐波进行抑制。
[0006]同时，用一个100MHz的晶体振荡器对PLL提供参考，使之产生7.04GHz的点频信号，该点频信号经过功放和滤波后，和2.56-2.86GHz的S波段LFMCW信号进行上变频。最终，在发射机的输出端获得9.6-9.9GHz的X波段LFMCW信号，经过滤波后进行输出。
[0007]但是，这种发射机架构存在如下缺陷:
[0008](I)由于DDS是对相位信息进行累加，相位信息在量化时需要进行截断处理，其在相位上的量化截断效应在频谱上反映为杂散，该杂散在后续的PLL倍频链路中难以消除。
[0009](2)由于后续倍频环节和上变频环节的存在，难以避免地会引起产生的信号的线性度的恶化，最终会使得脉冲压缩的结果具有较高的旁瓣，影响最终的成像质量。而DDS在本质上是对信号的相位进行累加后映射为幅度进行输出，产生的信号灵活性受到很大限制，缺乏通过对信号做预失真处理来补偿后续环节引入的非线性的能力。
【发明内容】
[0010]有鉴于此，本发明的目的是提供了一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机，该发射机能够通过预失真补偿方法对信号产生过程中引入的线性度恶化进行补偿，以产生高线性度的LFMCW信号提供给天线进行发射。
[0011]本发明是通过下述技术方案实现的:
[0012]一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机，主要包括数字基带系统、PLL倍频系统和上变频系统；
[0013]数字基带系统，存储经预失真补偿后的基带LFMCW信号，在外部参考时钟的控制下，输出所述基带LFMCW信号给PLL倍频系统；
[0014]所述预失真补偿后的基带LFMCW信号为:对理想的Ku波段LFMCW信号进行离散FFT变换后除以上变频系统的传输函数T2 (jo),实现上变频预失真补偿；提取上变频预失真补偿后的Ku波段LFMCW信号的相位信息，将其除以PLL倍频系统相位的传输函数T1 (j ω)，得到PLL倍频部分输入端的相位信息，然后将所述相位信息映射为幅度信息，该幅度信息即为预失真补偿后的基带LFMCW信号；
[0015]PLL倍频系统，用于对接收的基带LFMCW信号进行倍频处理，生成S波段LFMCW信号，然后传输给上变频部分；
[0016]上变频系统，用于对S波段LFMCW信号上变频至Ku波段后输出。
[0017]进一步地,本发明所述数字基带系统主要由高速数模转换器DA (Digital AnalogConverter),可编程逻辑门阵列(Field-Programmable Gate Array, FPGA) ,PLL 时钟源和滤波器组成；其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器R0M(Read Only Memory)、并串转换模块以及单端差分转换模块。
[0018]PLL时钟源，在中枢控制模块的控制下，对外部提供的50MHz参考时钟进行分频和倍频处理，锁定输出1.6GHz的时钟信号给高速数模转换器DA ；
[0019]高速数模转换器DA，在中枢控制模块的控制之下，对1.6GHz的时钟信号进行4分频处理，输出400MHz的时钟信号给所述多种时钟产生模块；
[0020]多种时钟产生模块，以外部输入的50MHz时钟信号和DA输出的400MHz的时钟信号作为参考信号，通过对所述参考时钟进行分频和倍频处理，为只读存储器ROM提供200MHz的驱动时钟，并为中枢控制模块提供包括驱动时钟的时钟信号；
[0021]中枢控制模块，在驱动时钟的每个上升沿到来时，生成地址信息传输给各个只读存储器ROM ；
[0022]只读存储器R0M，存储经预失真补偿后的基带LFMCW信号，其在驱动时钟的触发沿到来时，在地址信息的控制下输出ROM中存储的信号；
[0023]并串转换模块，对ROM输出的信号并串转换后得到频率为800MHz的波形数据，并采用DDR的形式输出给单端差分转换模块；
[0024]单端差分转换模块，对接收的信号进行单端差分转换形成差分形式的信号，然后经高速数模转换器DA，转换成模拟形式的基带LFMCW信号后传输给滤波器；
[0025]滤波器，对基带LFMCW信号进行滤波，然后传输给PLL倍频系统。
[0026]有益效果:
[0027](I)本发明利用上变频系统的传输函数T2 (jco)和PLL倍频系统相位的传输函数T1 (j ω)对理想的Ku波段LFMCW信号进行补偿，有效地提高了 LFMCW信号的线性度。
[0028](2)在本发明中，数字基带系统利用FPGA形成以DDWS的方式产生良好的基带信号，由于直接处理波形数据信息，使得DDS技术中由于相位截断而在频谱上导致的误差得以避免，基带信号在频谱上更加纯净，同时，输出的波形也更具灵活性。
【专利附图】
【附图说明】
[0029]图1为X波段LFMCW雷达发射机系统框图。
[0030]图2为Ku波段雷达发射机硬件架构。
[0031]图3为预失真补偿方法框图。
[0032]图4为数字基带系统实现框图。
【具体实施方式】
[0033]下面结合附图并举实施例，对本发明进行详细描述。
[0034]本发明的设计原理为:发射机在数字基带部分采用了直接数字波形合成(DirectDigital Waveform Synthesizer, DDWS)技术来产生线性度良好的基带LFMCW信号,之后采用PLL倍频技术对基带的LFMCW信号进行倍频来获得更宽的带宽，之后与工作在1GHz的本振信号上变频将LFMCW信号变频到Ku波段。在本技术方案中，对PLL倍频以及上变频环节分别进行了建模，对引入的线性度恶化进行了补偿。
[0035]一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机，如图2所示，主要包括数字基带系统、PLL倍频系统和上变频系统；
[0036]数字基带系统，存储经预失真补偿后的基带LFMCW信号，在外部参考时钟的控制下，输出所述基带LFMCW信号给PLL倍频系统；
[0037]所述预失真补偿后的基带LFMCW信号为:对理想的Ku波段LFMCW信号进行离散FFT变换后除以上变频系统的传输函数T2 (jo),实现上变频预失真补偿；提取上变频预失真补偿后的Ku波段LFMCW信号的相位信息，将其除以PLL倍频系统相位的传输函数T1 (j ω)，得到PLL倍频部分输入端的相位信息，然后将所述相位信息映射为幅度信息，该幅度信息即为预失真补偿后的基带LFMCW信号；具体的实施过程为:
[0038]如图3所示，对于整个包括数字基带系统、PLL倍频系统、上变频系统的Ku波段的LFMCff雷达发射机，LFMCff信号线性度的恶化主要来自PLL倍频系统和上变频系统，因而通过预失真进行线性度补偿也针对这两个系统进行。首先对这两个系统构建模型如下:
[0039]1.PLL倍频系统模型:
[0040]对倍频部分构建模型时，由于可以认为倍频部分所处理的对象是相位信息，因而可以对倍频部分构建模型如下:
[0041]利用示波器对PLL倍频部分的输入信号和输出信号进行采集，将采集到的输入信号和输出信号经过Hilbert变换后获得其复数形式，然后提取其相位信息。设输入信号和输出信号的相位分别为ejt)和0。(0。那么，对获得的相位信息进行快速离散傅里叶变换(Fast Fourier Transformat1n, FFT),获得 Θ 丨(j ω)和 θ。(j ω)，设系统的传输函数为T1(Jw)0那么，系统的传输函数T1(Jco)可以表示为
[0042]T1 (j ω ) = Θ o(j ω)/Θ i (j ω)⑴
[0043]在实际进行预失真补偿时，在MATLAB中将PLL倍频部分的输出信号:2.32-3.12GHz的S波段LFMCW信号利用Hilbert变换提取相位信息，记为Θ & (j ω)，那么。PLL倍频部分的输入信号，即数字基带部分DA的输出信号:232-312ΜΗζ的LFMCW信号的相位信息可以记为θη(」ω)，则数字基带部分的输出信号的相位信息可以通过(2)式进行计笪
ο
[0044]Θ ^ (j ω ) = θ ο1 (j ω ) /T1 (j ω )⑵
[0045]2.上变频系统模型:
[0046]对于上变频部分可以通过如下方法构建模型:
[0047]上变频部分可以看成一个信号的传递系统而非相位的传递系统。
[0048]构建模型时，设输入信号和输出信号分别为Si (t)和Sjt),将输入和输出信号进行快速离散傅里叶变换FFT以获得其频域表达式，分别记为Fi(Co)和匕(《)。那么，系统的传输函数可以通过(3)式进行计算:
[0049]T2 (j ω) = F0 (j ω ) /Fi (j ω )(3)
[0050]具体的补偿步骤如下:
[0051](I)按照上述方法获取PLL倍频部分和上变频部分系统的传输函数，分别记为T^j-ω)和丁山.。)；
[0052](2)在MATLAB软件中，生成理想的Ku波段LFMCW信号，对理想的Ku波段LFMCW信号进行快速离散傅里叶变换FFT，然后除以上变频系统的传输函数T2(j ω)，得到针对上变频部分完成预失真补偿的上变频部分的输入信号，即PLL倍频部分的输出信号，即图3中
(2)处所指代的信号。
[0053](3)提取上变频预失真补偿后的Ku波段LFMCW信号的相位信息，除以PLL倍频部分相位的传输函数T1(Jco),得到PLL倍频部分输入端的相位信息，即图3中(I)处所指代的信号。
[0054](4)将PLL倍频部分输入端的信号相位取余弦，将相位信息映射为幅度信息，由MATLAB软件生成描述波形的coe文件，写入FPGA内描述波形的ROM文件，就完成了预失真补偿的过程。
[0055]PLL倍频系统，用于对接收基带LFMCW信号进行倍频处理，生成S波段LFMCW信号，然后传输给上变频部分；
[0056]上变频系统，用于对S波段LFMCW信号上变频至Ku波段后输出。
[0057]如图4所示，本发明所述数字基带系统主要由高速数模转换器DA(Digital AnalogConverter),可编程逻辑门阵列(Field-Programmable Gate Array, FPGA) ,PLL 时钟源和滤波器组成；其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器R0M(Read Only Memory)、并串转换模块以及单端差分转换模块。
[0058]PLL时钟源，在中枢控制模块的控制下，对外部提供的50MHz参考时钟进行分频和倍频处理，锁定输出1.6GHz的时钟信号给高速数模转换器DA ；
[0059]高速数模转换器DA，在中枢控制模块的控制之下，对1.6GHz的时钟信号进行4分频处理，输出400MHz的时钟信号给所述多种时钟产生模块，
[0060]多种时钟产生模块(即为PLL1)，以外部提供的50MHz参考时钟和400MHz的时钟信号作为参考信号，通过对所述参考时钟进行分频和倍频处理，为只读存储器ROM提供200MHz的驱动时钟，并为中枢控制部分提供包括驱动时钟的时钟信号；
[0061]中枢控制模块，在驱动时钟的每个上升沿到来时，生成地址信息传输给各个只读存储器ROM ；
[0062]只读存储器R0M，存储经预失真补偿后的基带LFMCW信号，其在驱动时钟的触发沿到来时，在地址信息的控制下输出ROM中存储的信号；
[0063]并串转换模块，对ROM输出的信号并串转换后得到频率为800MHz的波形数据，并采用DDR的形式输出给单端差分转换模块；
[0064]单端差分转换模块，对接收的信号进行单端差分转换形成差分形式的信号，然后经高速数模转换器DA，转换成模拟形式的基带LFMCW信号后传输给滤波器；
[0065]滤波器，对基带LFMCW信号进行滤波，然后传输给PLL倍频系统。
[0066]本发明所述PLL倍频系统主要由滤波器和数字PLL组成，所述数字PLL包括R分频器、N分频器、鉴相器(PD)、环路滤波器和压控振荡器VC0。
[0067]其工作原理为:数字基带系统输出的基带LFMCW信号输入到PLL倍频系统中作为其参考信号。参考信号经过R分频器进行R倍分频后进入到ro中。同时，VCO输出的信号经过N分频器进行N分频后输入到ro中，ro对这2路信号之间的相位差进行比较，并输出一个与相位差成正比关系的电流信号，该电流信号对环路滤波器进行充放电后，环路滤波器的输出为一个电压信号。在该电压信号的控制下，vco进行震荡频率的调整。由于ro的存在，数字PLL工作正常时ro两路输入信号之间的相位误差会最终趋近于ο或者一个常数。无论哪种情况，数字PLL都可以控制VCO的振荡频率随参考信号的变化而变化。
[0068]同时，FPGA中的中枢控制模块生成的外部控制信息对数字PLL的鉴相器(PhaseDetector, PD)进行配置使数字PLL完成10倍频功能，输出2.32-3.12GHz的S波段LFMCW信号；数字PLL中的环路滤波器，可以对杂散和相位噪声起到较好的抑制效果。数字PLL后的滤波器用于滤除倍频中产生的谐波信号。
[0069]本发明上变频系统主要由混频器和PLL组成；
[0070]PLL,用于产生1GHz的LO本振信号，并传输给混频器
[0071 ] 混频器，利用所述本振信号对PLL倍频系统输出的S波段LFMCW信号进行上变频，最终获得Ku波段的LFMCW信号进行输出。
[0072] 综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机，其特征在于，包括数字基带系统、PLL倍频系统和上变频系统； 数字基带系统，存储经预失真补偿后的基带LFMCW信号，在外部参考时钟的控制下，输出所述基带LFMCW信号给PLL倍频系统； 所述预失真补偿后的基带LFMCW信号为:对理想的Ku波段LFMCW信号进行离散FFT变换后除以上变频系统的传输函数T2 (j ω )，实现上变频预失真补偿；提取上变频预失真补偿后的Ku波段LFMCW信号的相位信息，将其除以PLL倍频系统相位的传输函数T1 (j ω)，得到PLL倍频部分输入端的相位信息，然后将所述相位信息映射为幅度信息，该幅度信息即为预失真补偿后的基带LFMCW信号； PLL倍频系统，用于对接收的基带LFMCW信号进行倍频处理，生成S波段LFMCW信号，然后传输给上变频部分； 上变频系统，用于对S波段LFMCW信号上变频至Ku波段后输出。
2.如权利要求1所述的一种具有非线性补偿功能的Ku波段线性调频连续波雷达发射机，其特征在于数字基带系统主要由高速数模转换器DA、可编程逻辑门阵列FPGA、PLL时钟源和滤波器组成；其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器ROM (Read Only Memory)、并串转换模块以及单端差分转换模块； PLL时钟源，在中枢控制模块的控制下，对外部提供的50MHz参考时钟进行分频和倍频处理，锁定输出1.6GHz的时钟信号给高速数模转换器DA ； 高速数模转换器DA，在中枢控制模块的控制之下，对1.6GHz的时钟信号进行4分频处理，输出400MHz的时钟信号给所述多种时钟产生模块； 多种时钟产生模块，以外部输入的50MHz时钟信号和DA输出的400MHz的时钟信号作为参考信号，通过对所述参考时钟进行分频和倍频处理，为只读存储器ROM提供200MHz的驱动时钟，并为中枢控制模块提供包括驱动时钟的时钟信号； 中枢控制模块，在驱动时钟的每个上升沿到来时，生成地址信息传输给各个只读存储器匪； 只读存储器R0M，存储经预失真补偿后的基带LFMCW信号，其在驱动时钟的触发沿到来时，在地址信息的控制下输出ROM中存储的信号； 并串转换模块，对ROM输出的信号并串转换后得到频率为800MHz的波形数据，并采用DDR的形式输出给单端差分转换模块； 单端差分转换模块，对接收的信号进行单端差分转换形成差分形式的信号，然后经高速数模转换器DA，转换成模拟形式的基带LFMCW信号后传输给滤波器； 滤波器，对基带LFMCW信号进行滤波，然后传输给PLL倍频系统。
【文档编号】G01S7/282GK104237855SQ201410488249
【公开日】2014年12月24日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】李超, 卢铮, 方广有 申请人:中国科学院电子学研究所