自适应宽频率范围的频率计算方法及频率计与流程

本发明涉及一种基于fpga和多通道分频芯片的自适应宽频率范围的频率计算方法及频率计。

背景技术：

频率是电子信号的基本特征之一。现有频率计，一般分低频通道（dc~350mhz）和高频通道（350mhz以上），输入频率变化时，用户需手动的切换通道。这就需要用户对信号有一个预判，更严重的问题是如果信号频率不断变化，就需要不停地切换通道，用户体验会非常槽糕。

技术实现要素：

本发明的目的是针对上述现有技术的不足，提供一种自适应宽频率范围的频率计算方法及频率计，本自适应宽频率范围的频率计算方法及频率计无需用户手动切换低频、高频通道，而且对后级用于计数的fpga资源、主频、性能都没有特殊要求，有利于降低成本与设计难度。

为实现上述技术目的，本发明采取的技术方案为：自适应宽频率范围的频率计，其特征在于：包括分频模块和fpga；分频模块用于对输入信号进行分频后分别输入到后级fpga，fpga用于对分频后的信号进行计数，并对所有输入通道进行判决，选择最合适的通道作为最终频率值；fpga还连接有外部时钟，所述外部时钟是时基精度<0.1ppm的有源温补晶振，外部时钟信号通过fpga的内部pll模块倍频到200mhz作为fpga的采样时钟。fpga为现场可编程门阵列，为现有技术。

进一步的，所述分频模块包括1:4扇出芯片、4分频芯片、16分频芯片和32分频芯片；1:4扇出芯片一端用于连接输入信号，另一端设有四路输出，四路输出中的一路直接连接fpga，另外三路输出再分别经过4分频芯片、16分频芯片和32分频芯片后连接fpga，形成四个信号通道；fpga用于对所述四个信号通道分别计数并比较四个信号通道的计数，以得到最合适的计数通道，继而准确得出当前输入信号频率。

进一步的，所述分频模块包括三个自左向右依次串联的4分频芯片；输入信号分成两路，一路直接连接fpga，另一路连接左端的4分频芯片的输入端，左端的4分频芯片的其中一个输出端连接中间的4分频芯片的输入端，左端的4分频芯片的另一个输出端连接fpga；中间的4分频芯片的其中一个输出端连接右端的4分频芯片的输入端，中间的4分频芯片的另一个输出端连接fpga；右端的4分频芯片的输出端连接fpga。

进一步的，分频模块为高性能14通道输出缓存器，高性能14通道输出缓存器用于对输入信号进行1分频、4分频、8分频、16分频和32分频，并且高性能14通道输出缓存器设置为lvcmos输出模式，直接将各输出通道的信号输出到fpga的io管脚。该芯片的其他通道还可以通过射频连接器直接接到频率计输出端口供用户使用。高性能14通道输出缓存器的芯片型号为hmc7043，最大可支持6ghz信号输入，时间抖动<15fsrms@2456.6mhz。

为实现上述技术目的，本发明采取的另一种技术方案为：自适应宽频率范围的频率计算方法，其特征在于包括以下步骤：通过分频模块对输入信号进行分频，然后将分频后的信号分别通过输入通道输入到后级的fpga进行计数，通过fpga对所有输入通道进行判决，选择最合适的输入通道的信号频率作为最终频率值。例如1分频、4分频、8分频、16分频、32分频，具体分频值可能因为方案使用芯片不同有细微变化，这样无需用户手动切换低频、高频通道，而且对后级用于计数的fpga资源、主频、性能都没有特殊要求，有利于降低成本与设计难度。

进一步的，分频模块包括1:4扇出芯片、4分频芯片、16分频芯片和32分频芯片；输入信号经过1:4扇出芯片后分成四路输出，形成四路通道；一路输出直接送入fpga，另外三路再分别经过4分频芯片、16分频芯片和32分频芯片后送入fpga；fpga对四路通道分别计数并且比较四路通道的计数，得到最合适的一路通道作为计数通道，继而准确得出当前输入信号频率。

进一步的，分频模块包括三个自左向右依次串联的4分频芯片；输入信号分成两路，一路直接连接fpga，另一路顺序经过三个4分频芯片进行分频，每个4分频芯片分别将分频后的信号输入fpga；fpga对四个通道分别计数并且比较四个通道的计数，得到最合适的计数通道，将该通道的值作为最佳计数通道，继而准确得出当前输入信号频率。

进一步的，分频模块为高性能14通道输出缓存器，通过高性能14通道输出缓存器对输入信号进行1分频、4分频、8分频、16分频和32分频并将高性能14通道输出缓存器设置为lvcmos输出模式，高性能14通道输出缓存器将输出信号直接输出到fpga的io管脚；fpga对四路通道分别计数并且比较四路通道的计数，得到最合适的一路通道作为计数通道，继而准确得出当前输入信号频率。

本发明包含并行分频方案、串行分频方案和单芯片高性能缓存器方案。本发明对输入信号进行1分频、4分频、8分频、16分频、32分频，具体分频值可能因为方案使用芯片不同有细微变化，后分别输入到后级fpga进行计数，fpga对所有输入通道进行判决，选择最合适的通道作为最终频率值。这样无需用户手动切换低频、高频通道，而且对后级用于计数的fpga资源、主频、性能都没有特殊要求，有利于降低成本与设计难度；另外，本发明包含多种自适应频率范围的频率计数方案，方便客户使用。

附图说明

图1为本发明是实施例1的电路原理示意图；

图2为本发明是实施例2的电路原理示意图。

图3为本发明是实施例2的电路结构示意图。

图4为本发明是实施例3的电路原理示意图。

图5为本发明是实施例5的电路结构示意图。

图6为本发明是实施例3的软件操作流程示意图。

具体实施方式

实施例1

参见图1，本自适应宽频率范围的频率计包括分频模块和fpga；分频模块用于对输入信号进行分频后分别输入到后级fpga，fpga用于对分频后的信号进行计数，并对所有输入通道进行判决，选择最合适的通道作为最终频率值；fpga还连接有外部时钟，所述外部时钟是时基精度<0.1ppm的有源温补晶振，外部时钟信号通过fpga的内部pll模块倍频到200mhz作为fpga的采样时钟。

所述分频模块包括1:4扇出芯片、4分频芯片、16分频芯片和32分频芯片；1:4扇出芯片一端用于连接输入信号，另一端设有四路输出，四路输出中的一路直接连接fpga，另外三路输出再分别经过4分频芯片、16分频芯片和32分频芯片后连接fpga，形成四个信号通道；fpga用于对所述四个信号通道分别计数并比较四个信号通道的计数，以得到最合适的计数通道，继而准确得出当前输入信号频率。fpga外部时钟是一个时基精度<0.1ppm的有源温补晶振，通过fpga内部pll模块倍频到200mhz作为fpga采样时钟。根据奈奎斯特采样定理，200mhz时钟在采样≤100mhz信号时，可保证采样信号不失真。

频率是电子信号的基本参数之一，目前的频率计一般有两个通道可选，分别接高频信号（>350mhz）和低频信号（dc~350mhz），这就需要用户对信号有一个预判，更严重的问题是如果信号频率不断变化，就需要不停地切换通道，用户体验会非常槽糕。根据自适应的原理，我们需要一个判决机制对输入信号的频率进行预判，判决此信号的大致频率范围，然后选择最合适的频率通道进行计数。

由此，我们设计了本实施例1的方案：并行分频方案。并行分频方案如图1所示，输入信号经过1:4扇出芯片，一路直接送入fpga，另外三路再分别经过4分频、16分频和32分频芯片再送入fpga。这时fpga可对四个通道分别计数，比较四个通道的计数，可得到最合适的计数通道，继而准确得出当前输入信号频率。但是电路本身远远比框图复杂，每一级都需要信号扇出、电平转换，过多的线路传输会对信号质量产生影响并且也额外增加了成本。

实施例2

参见图2，本实施例2中，分频模块包括三个自左向右依次串联的4分频芯片；输入信号分成两路，一路直接连接fpga，另一路连接左端的4分频芯片的输入端，左端的4分频芯片的其中一个输出端连接中间的4分频芯片的输入端，左端的4分频芯片的另一个输出端连接fpga；中间的4分频芯片的其中一个输出端连接右端的4分频芯片的输入端，中间的4分频芯片的另一个输出端连接fpga；右端的4分频芯片的输出端连接fpga。其他部分同实施例1，不再详述。参见图3，外触发输入频率范围dc~3ghz，外触发输入电平rms<1.7v，可兼容常用标准电平信号。内触发输出频率支持1mhz、5mhz、20mhz、50mhz、100mhz、200mhz频率可选，内外触发通过mux复选器选择。

本实施例2为串行分频方案，省略了实施例1中的输入的1:4扇出芯片，而且每一级的信号频率都会降低，只需要对第一级输入的高速信号在布局布线上特别注意即可。而且使用同一型号的分频芯片，性能更好控制。此方案与并行方案计数思想一致，fpga可对四个通道分别计数，比较四个通道的计数，得到最合适的计数通道，将该通道的值作为最佳计数通道。

实施例3

参见图4，本实施例3中，分频模块为高性能14通道输出缓存器，高性能14通道输出缓存器芯片型号为hmc7043，最大可支持6ghz信号输入，时间抖动<15fsrms@2456.6mhz；高性能14通道输出缓存器用于对输入信号进行1分频、4分频、8分频、16分频和32分频，并且高性能14通道输出缓存器设置为lvcmos输出模式，直接将各输出通道的信号输出到fpga的io管脚。该芯片的其他通道还可以通过射频连接器直接接到频率计输出端口供用户使用。其他部分同实施例1，不再详述。参见图5，外触发输入频率范围5m~3ghz，外触发输入电平rms<1.7v，可兼容常用标准电平信号。内触发输出频率支持5mhz、20mhz、50mhz、100mhz、200mhz频率可选，内外触发通过mux复选器选择。

本实施例3基于一款高性能14通道输出的缓存器，通过高性能14通道输出的缓存器这一单芯片实现分频、缓存、扇出、电平转换功能。芯片最大输入频率可达3.2ghz，极限情况下，可使能芯片的÷2通道输入路径，输入频率最大可达6ghz。该高性能14通道输出的缓存器具有n分频功能（n=1、2、3、4、5、6、8……4094）、延时功能，并且14路输出通道电平可通过配置芯片寄存器调整，输出电平有lvpecl、cml、lvds、lvcmos四种可选。芯片可替代前两种方案中分频芯片、扇出芯片、电平转换芯片的所有功能，单片实现了自适应宽频率范围频率计数功能。高性能14通道输出的缓存器对输入信号进行1分频、4分频、8分频、16分频、32分频并设置为lvcmos输出模式，直接输出到fpga的io管脚，该芯片的其他通道还可以通过射频连接器直接接到频率计输出端口供用户使用。在软件处理上，只需选择最接近100mhz计数的通道，将其计数值乘以相应的分频值，即为当前信号的频率值。软件操作流程见图6：

fin----输入信号频率

f32----对输入信号进行32分频之后的信号频率

f16----对输入信号进行16分频之后的信号频率

f8----对输入信号进行8分频之后的信号频率

f4----对输入信号进行4分频之后的信号频率

f1----对输入信号不分频之后的信号频率

外部输入信号输入到14通道输出的缓存器，将缓存器其中的5个输出端口配置为lvcmos连接到fpag的5个io口进行频率计数，设置缓存器的5个输出端口对应的分频比为1、4、8、16、32分频。

fpga首先对32分频通道进行计数，如果计数值小于等于50mhz，说明此时输入频率值小于1.6ghz，使用16分频会更加准确；如果计数值大于50mhz，说明输入频率值在1.6ghz和3.2ghz范围内，使用32分频通道最为合适。

同理，如果16分频值小于等于50mhz，此时输入频率值在小于800mhz，使用8分频会更加准备，如果输入频率大于50mhz，说明输入频率在800mhz和1.6ghz范围内，使用16分频通道最为合适。其他分频选择方式与上述一致。.

本实施例3中，计数精度可达8位/秒，时基精度0.1ppm，在6ghz情况下，最大误差为640hz，可满足快电子学需求。

实施例4

本自适应宽频率范围的频率计算方法包括以下步骤：通过分频模块对输入信号进行分频，然后将分频后的信号分别通过输入通道输入到后级的fpga进行计数，通过fpga对所有输入通道进行判决，选择最合适的输入通道的信号频率作为最终频率值。例如1分频、4分频、8分频、16分频、32分频，具体分频值可能因为方案使用芯片不同有细微变化，这样无需用户手动切换低频、高频通道，而且对后级用于计数的fpga资源、主频、性能都没有特殊要求，有利于降低成本与设计难度。分频模块包括1:4扇出芯片、4分频芯片、16分频芯片和32分频芯片；输入信号经过1:4扇出芯片后分成四路输出，形成四路通道；一路输出直接送入fpga，另外三路再分别经过4分频芯片、16分频芯片和32分频芯片后送入fpga；fpga对四路通道分别计数并且比较四路通道的计数，得到最合适的一路通道作为计数通道，继而准确得出当前输入信号频率。本实施例4对应对实施例1，相同之处不再详述。

实施例5

本实施例5中，分频模块包括三个自左向右依次串联的4分频芯片；输入信号分成两路，一路直接连接fpga，另一路顺序经过三个4分频芯片进行分频，每个4分频芯片分别将分频后的信号输入fpga；fpga对四个通道分别计数并且比较四个通道的计数，得到最合适的计数通道，将该通道的值作为最佳计数通道，继而准确得出当前输入信号频率。本实施例5对应对实施例2，相同之处不再详述。

实施例6

本实施例6中，分频模块为高性能14通道输出缓存器，通过高性能14通道输出缓存器对输入信号进行1分频、4分频、8分频、16分频和32分频并将高性能14通道输出缓存器设置为lvcmos输出模式，高性能14通道输出缓存器将输出信号直接输出到fpga的io管脚；fpga对四路通道分别计数并且比较四路通道的计数，得到最合适的一路通道作为计数通道，继而准确得出当前输入信号频率。本实施例6对应对实施例3，相同之处不再详述。