本发明属于连续波雷达信号处理技术领域，涉及线性调频连续波雷达的信号处理技术、信号处理系统硬件设计及实现，具体地说，是一种线性调频连续波雷达信号处理系统及处理方法。
背景技术
线性调频连续波（linearfrequencymodulatedcontinuouswave，lfmcw）雷达具有距离与多普勒频率分辨力高，良好的低截获性能，无距离盲区，结构简单、体积小、重量轻等特点，因此广泛应用于在近程目标探测、超宽带合成孔径雷达（syntheticapertureradar，sar）成像、工业微波（高分辨测距、测速）等领域。线性调频连续波信号存在距离与速度的耦合问题，在对回波信号进行信号处理时，必须解决这个问题。对于三角扫频lfmcw信号，可以利用上/下扫频段差拍信号的频率测量值解算出目标距离和多普勒频率，但是在多目标环境下，可能出现配对错误，导致目标距离、速度测量无效。锯齿扫频lfmcw信号是一种更常用的信号形式，可以利用二维fft技术实现多目标的距离、速度精确测量。因此，锯齿扫频lfmcw信号已成为应用极其广泛的线性调频连续波信号，本发明就是针对锯齿扫频lfmcw信号而设计的信号处理系统。
对于近距离、低成本、低功耗、高集成度需求的应用背景而言，要求线性调频连续波雷达信号处理系统能够完成扫频电压产生、基带回波的采样控制、回波信号的采集存储、回波信号的二维fft处理、恒虚警检测以及参数提取、目标跟踪等数据处理、系统定时控制以及通信等功能。常规基于高速信号处理器（digitalsignalprocessing，dsp）、fpga+dsp以及高性能powerpc处理器的雷达信号处理系统，在成本、功耗、集成度等方面都不能满足近距离线性调频连续波雷达的应用需求，设计实现一种低成本、高集成度、高性能的信号处理系统成为近距离连续波雷达的关键技术。
xilinx公司推出了集成高性能fpga和多核arm嵌入式处理器的zynq系列fpga芯片，为低成本、低功耗、高集成度、高性能应用提供了有效的技术手段。zynq系列器件将嵌入式处理器的软件编程能力与fpga强大的实时信号处理能力相结合，并提供千兆以太网、can总线、uart等丰富的通信接口，以低功耗、低成本、高集成度等系统优势实现无可比拟的系统性能、功能可扩展性、配置灵活性，极其适合应用于近距离线性调频连续波雷达信号处理系统中。
技术实现要素：
本发明的目的在于提供一种线性调频连续波雷达信号处理系统及处理方法，可以低成本、低功耗、高集成、高性能地实现近距离线性调频连续波雷达信号处理系统的定时控制，扫频信号产生，回波信号的实时处理，参数提取、目标跟踪等数据处理以及通信接口等综合功能，并能支持300mhz以上宽带线性调频连续波雷达的信号处理。
实现本发明目的的技术解决方案为：一种基于zynqfpga的线性调频连续波雷达信号处理系统，采用zynqfpga+高速adc+高速dac+ddr3存储器构成硬件系统架构，包括zynqfpga、双通道高速adc、单通道高速dac、控制信号产生模块、时钟模块、通信接口和电源模块；
zynqfpga内的处理系统ps通过扩展的通信接口与上位机进行双向数据传输；
控制信号产生模块产生雷达系统的定时信号以及微波收发组件的控制信号；
单通道高速dac产生扫频控制电压，提供给微波收发组件产生给定带宽、时宽的线性调频连续波发射信号，用于目标探测；
双通道高速adc对微波收发组件输出的基带i/q回波信号进行采集得到i、q基带采集数据，传输给zynqfpga内的可编程逻辑pl；
时钟模块产生雷达系统各器件正常工作所需的时钟频率；
电源模块产生雷达系统各器件正常工作所需的电压；
可编程逻辑pl对i、q基带采集数据进行第一维fft运算、距离单元重排、各距离单元回波信号的第二维fft处理，处理结果缓存在pl扩展的ddr3存储器中，并通过zynqfpga内部的axi总线传输至ps进行后续数据处理，pl输出的待检测距离单元的功率谱数据以及ps数据处理过程中的中间变量存储在ps扩展的ddr3中；
ps的后续数据处理完成各距离单元检测门限的生成及目标检测，目标的距离、速度参数提取，多目标跟踪处理，通过扩展的通信接口将目标参数发送给上位机，同时接收上位机的控制命令，实现雷达参数加载及工作状态控制。
一种线性调频连续波雷达信号处理系统的处理方法，步骤如下：
（1）设备上电后，信号处理系统zynq的处理系统ps部分加载bit流文件和linux操作系统、启动应用程序；
（2）可编程逻辑pl加载结束后，复位各功能模块，进行pl及其扩展资源的故障检测，等待ps启动结束、应用程序运行后发送自检结果和故障代码；
（3）pl接收到正常工作指令后，扫频电压产生、收发组件控制信号产生、系统定时控制信号产生、基带信号采集、信号处理电路开始正常工作；时钟和定时电路产生各种频率的时钟信号、扫频基准信号、adc允许采样信号；扫频电压产生电路产生重复周期为tus的线性调频控制电压；
（4）信号采集、处理电路在允许adc采样期间，接收n个有效样点进行第一维fft处理，在后续的允许adc采样期间，重复2n样点采样、第一维fft处理；
（5）经判决门限，fft输出数据有效后，将第一维fft输出数据按照距离单元存储在pl扩展的ddr3存储器的第一区域中；
（6）处理完2n个接收回波后，从ddr3存储器中读取第1~n距离单元的数据，进行第二维2n点fft处理；
（7）经判决门限，第二维fft输出数据有效后，pl通过axi总线将n个距离单元的数据传输给ps；
（8）在pl对存储在ddr3中的n距离单元数据进行第二维fft处理的同时，信号处理系统继续对后续2n个重复周期的回波信号进行fft处理，并存储在pl扩展ddr3的第二存储区中；在收到ps的停止工作命令之前，pl的实时信号处理部分按照设定的时序关系对回波信号采集处理，直到收到ps的停止工作命令之后，进入等待状态。
本发明与现有技术相比，其显著优点：（1）基于zynqfpga的线性调频连续波雷达信号处理系统具有低成本、低功耗、高集成度、高性能等优势，特别适合应用于对体积、重量、成本敏感的近距离目标探测系统中。（2）充分利用zynqfpga可编程逻辑pl部分便于实现实时信号处理算法及逻辑控制，处理系统ps便于实现复杂的目标检测、跟踪处理算法的优势，在低成本、低功耗硬件系统上实现了扫频电压产生、基带回波的采样控制、回波信号的采集存储、回波信号的二维fft处理、恒虚警检测以及参数提取、目标跟踪等数据处理、系统定时控制以及通信等综合功能。（3）通过选择合适的雷达系统参数和高速adc，本发明的信号处理系统可以支持300mhz以上宽带线性调频连续波雷达的信号处理。（4）由于pl和ps的可编程特性，本发明的信号处理系统具有功能可扩展、配置灵活等特点。
附图说明
图1是本发明实施例的实现框图。
图2是本发明ps软件处理流程。
图3是本发明pl工作时序图。
具体实施方式
本发明一种基于zynqfpga的线性调频连续波雷达信号处理系统，如图1，使用zynqfpga+高速adc+高速dac+ddr3存储器的硬件系统架构，包括zynqfpga、双通道高速adc、单通道高速dac、可编程逻辑（pl）部分扩展的ddr3存储器、处理器系统（ps）部分扩展的ddr3存储器、定时控制信号产生、千兆以太网接口、can总线接口、uart接口、pl实时信号处理程序、嵌入式处理器ps数据处理程序。双通道高速adc对微波收发组件输出的基带i/q回波信号进行采集；pl扩展的ddr3存储器缓存两维fft处理后的数据；pl的定时控制信号产生模块产生雷达系统的定时信号以及微波收发组件的控制信号；高速dac产生扫频控制电压，提供给微波收发组件产生给定带宽、时宽的线性调频连续波发射信号，用于目标探测；ps扩展的ddr3存储器用于存储pl输出的待检测距离单元的功率谱数据以及ps数据处理过程中的中间变量；ps扩展的千兆以太网、can总线接口及uart串行接口实现信号处理系统与上位机的双向通行；pl实时信号处理程序完成i、q基带采集数据的第一维fft运算、距离单元重排、各距离单元回波信号的第二维fft处理以及两维fft处理后数据通过zynqfpga内部的axi总线将数据传输给ps等功能；嵌入式处理器ps的数据处理程序完成各距离单元检测门限的生成及目标检测，目标的距离、速度等参数提取，多目标跟踪处理以及通过扩展的通信口将目标参数发送给上位机等功能，同时可以接收上位机的控制命令，实现雷达参数加载及工作状态控制等功能。
上述线性调频连续波雷达信号处理硬件系统采用xilinx公司xc7020、lt公司ltc2286双通道高速adc、adi公司ad9705高速dac、micron公司的mt41k128m16ddr3存储器构成fpga+arm+高速adc+ddr3存储器的硬件架构，定时、控制信号产生，基带回波的实时信号处理，扫频电压产生等功能由fpga的pl部分实现，目标检测，参数提取，目标跟踪等数据处理以及通信功能由ps部分实现。
线性调频连续波雷达信号处理系统的工作过程如下：
1）设备上电后，信号处理系统zynq的ps部分加载bit流文件和linux操作系统、启动应用程序。
2）pl加载结束后，复位各功能模块，进行pl及其扩展资源的故障检测，等待ps启动结束、应用程序运行后发送自检结果和故障代码。
3）pl接收到正常工作指令后，扫频电压产生、收发组件控制信号产生、系统定时控制信号产生、基带信号采集、信号处理等电路开始正常工作。时钟和定时电路产生各种频率的时钟信号、扫频基准信号、adc允许采样信号等定时信号。扫频电压产生电路产生重复周期为25us的线性调频控制电压。
4）信号采集、处理电路在允许adc采样期间，接收512个有效样点进行第一维fft处理，在后续的允许adc采样期间，重复512样点采样、第一维fft处理。
5）fft输出数据有效后，将第一维fft输出数据按照距离单元存储在pl扩展的ddr3存储器的第一区域中。
6）处理完1024个接收回波后，从ddr3存储器中读取第1~512距离单元的数据，进行第二维1024点fft处理。
7）第二维fft输出数据有效后，pl通过axi总线将512个距离单元的数据传输给ps。
8）在pl对存储在ddr3中的512距离单元数据进行第二维fft处理的同时，信号处理系统继续对后续1024个重复周期的回波信号进行fft处理，并存储在pl扩展ddr3的第二存储区中。在收到ps的停止工作命令之前，pl的实时信号处理部分按照设定的时序关系对回波信号采集处理，直到收到ps的停止工作命令之后，进入等待状态。
zynqfpga的ps软件流程如图2，其工作过程如下：
1）系统加电后，ps加载linux操作系统，并运行用户程序。
2）ps系统初始化，复位pl。
3）ps资源及扩展资源故障检测，读取pl故障检测结果，显示信号处理系统的故障状态。
4）通过扩展通信口向上位机发送故障检测结果。
5）若故障检测结果异常，退出应用程序。
6）若故障检测结果正常，显示软件界面、设置收发组件工作参数、设置pl工作参数，并启动pl工作。
7）检测是否有键按下，若有键按下，处理按键响应。
8）检查是否收到上位机命令，若收到命令，处理上位机命令。
9）检查是否收到pl发送的数据，若未收到数据转至第7步继续。
10）若收到pl数据，对200距离单元的数据进行处理、判断每个距离单元是否有目标，提取、存储各车道目标参数，进行车型识别、分类、流量统计处理，输出各车道目标类型、速度等信息。
11）完成目标检测及数据处理功能后，转至第7步继续处理。
pl的工作时序如图3。
时钟模块利用100mhz基准时钟产生400mhz、200mhz等时钟信号，提供给pl的各模块使用，dac的转换时钟为100mhz、adc的采样时钟为25mhz。
reset_fpga为pl内部产生的复位信号，低电平有效，当为低电平时，所有电路复位到初始状态，并处于等待状态。reset_ps为ps产生的pl复位信号，由ps的软件设定，并且在工作过程中ps也可以对pl电路进行复位。只有当所有复位信号撤消后，pl进入正常工作状态。pl产生的复位信号持续时间t1设置为100us，t2与ps的软件加载时间有关，ps软件加载结束、运行用户程序后，首先对pl进行复位，初始化、自检等处理结束后，撤销复位信号使pl进入正常工作，ps等待接收pl两维fft处理后的数据。
sweep_start为线性调频扫描起始信号，t3为线性调频信号的周期，其值为25us。扫描周期计数从1~1024循环，对应1024个积累周期。dac_out为扫频控制电压信号，由预先存储的2500个样点，按照100msps速率读出，通过dac转换得到扫频控制电压，提供给微波收发组件产生300mhz带宽的线性调频连续波信号。
adc_en为允许adc采样信号，低电平adc停止采样、高电平允许采样。adc_en与扫描起始脉冲间的延迟时间取决于系统的最大测距范围，本发明最大检测距离为300m，t4取2us。adc_clk为adc采样时钟，受adc_en控制，仅在adc_en高电平期间有时钟信号输出，其频率为25mhz。data_en为adc转换数据输出有效信号，在高电平持续期间输出512个采样点，t5为adc的数据转换延迟时间，设置为5个25mhz时钟周期，即延迟5个采样时钟周期后，从第6个时钟开始输出adc转换数据。pl利用采样时钟下降沿锁存adc转换数据，并将采样数据输出给第一维fft运算单元，数据输入速率为25msps。data_en的有效时长与第1维fft点数有关，本发明adc_clk的有效时间为23us，第1维fft点数为512，data_en的有效时长为20.48us。
fft1_in为第1维fft运算单元每帧数据输入起始信号，fft1_out为第1维fft运算单元数据输出有效信号，t6为fft运算单元的处理时延。fft1_out有效后，将该重复周期进行fft处理后的数据存储到pl扩展的ddr3存储器中。为了保证系统能对连续输入的样点进行处理，第1维fft处理后的数据需要分成两个区存储，当第1区存满进行第2维fft处理时，后续样点的第1维fft处理结果存储到第2区。通过基地址选择信号来选择存储区域，第1组1024个重复周期的数据存储在第1区，第2组1024个重复周期的数据存储在第2区，第3组1024个重复周期的数据存储在第1区，一直循环重复。第1区的基地址为000,0000h，第2区的基地址为040,0000h，每区存储深度为2048*2048=4m双字，可以支持2048点两维fft的数据存储。fft1_out有效后的数据存储，需要按距离单元重新排序存储，假设基地址为address_base（000,0000h/040,0000h）、重复周期数为n_repeat（1~1024）、该重复周期的样点序号为index_sample（1~512），则数据存储地址为address_base+（index_sample-1）*2048+（n_repeat-1）。
当开始存储第1025重复周期的第1维fft数据时，基地址选择变为高电平，后续1024个重复周期的数据存储到第2区中。
第1024个重复周期数据存储结束后，pl开始第2维fft处理，fft2_in为第2维fft运算单元数据输入起始信号，fft点数为1024，数据输入、ip核处理的时钟频率设置为200mhz；fft2_out为第2维fft运算单元数据输出有效信号，当fft2_out有效后，将fft运算单元输出的复信号求模后，通过内部axi总线发送给ps。
axi_start、axi_end为axi总线数据传输的起始和结束信号。