一种用于集成电路老化可靠性的筛选方法及片上测量系统与流程

本发明涉及一种用于集成电路老化可靠性的筛选方法及片上测量系统，该测量系统可以实现在不同供电电压下对集成电路关键路径时延的精确测量。属于微型电子器件
技术领域：
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背景技术：
：集成电路(integratedcircuit)是一种微型电子器件或部件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。集成电路按其功能、结构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。随着硅技术的快速发展，先进的互补金属氧化物半导体(cmos)元件的栅极长度不断减小。与此同时，未能同步减小的供电电压导致晶体管器件的沟道电流密度增加，器件的老化效应加剧。集成电路的老化效应主要为以下四种：静态偏置不稳定性效应(nbti)，热载流子注入效应(hci)，时间相关电介质击穿效应(tddb)以及电子迁移效应(em)。在上述四种老化效应中，nbti和hci被认为是决定集成电路寿命的主要老化效应。另一方面，对于深亚微米集成电路，工艺制造不确定性进一步增大，导致不同集成电路间老化速度差异增大。因此，尽管集成电路芯片可以通过结构性和功能性测试，但其在实际使用中仍面临因老化效应导致的失效问题。nbti和hci老化效应对集成电路的影响表现在使其阈值电压增大，器件时延增加，进一步，集成电路路径时延增加，当路径时延增大到一定程度后，电路失效。nbti和hci老化效应受到使用时间，偏置电压，工作温度和制造不确定性的影响。因此，为了对所有集成电路进行寿命预测，集成电路老化模型多为最佳或最差情况，无法考虑制造不确定性对集成电路老化速度差异性影响。为此，考虑制造不确定性的集成电路老化物理模型被提出，制造不确定性对集成电路老化影响的统计模型被提出，然而上述无法确定单个集成电路的老化速度。为了实现对集成电路的可靠性筛选，并挑选出具有婴儿缺陷的集成电路，制造者通常要对集成电路进行数小时乃至数天的老化加压测试。其测试成本远大于基于测试向量的测试方法(包括功能性测试和结构性测试)。因此，为了实现对集成电路的老化可靠性筛选，快速的可靠性筛选方法需要被提出。然而，由于集成电路的制造工艺误差增大，电路在实际应用中的老化情况差异增大，很难利用统一的老化模型完成对全部集成电路的寿命预测并实现可靠性筛选。实现单个芯片的可靠性筛选面临的问题主要体现在以下方面：(a)单一的物理模型无法对集成电路的老化可靠性进行个体化预测；(b)难以实现对决定集成电路寿命的关键路径进行可靠性检测；(c)考虑制造不确定性的影响，表征集成电路老化可靠性的参数提取与测试困难。基于上述原因，考虑以集成电路关键路径的初始阈值电压作为进行集成电路老化可靠性筛选的关键参数，并利用片上测试结构实现对不同关键路径初始阈值电压的快速测试。片上测试结构的优点在于：测量精度高，可以对集成电路的老化可靠性进行个性化预测，同时检测电路在使用中的实际老化情况。经过对现有的技术文献进行检索发现，2007年k.kang等人在第44届acm/ieeedesignautomationconference(设计自动化会议)上发表了“characterizationandestimationofcircuitreliabilitydegradationundernbtiusingon-lineiddqmeasurement(基于iddq测试的电路nbti可靠性分析及评估方法)”，提出了通过测量集成电路在待机状态下的漏电流进行nbti老化预测方法，然而该方法所预测的老化速度与关键路径的老化速度相关性较差，且需要外部设备进行电流测量。j.b.velamala等人于2012年在dacdesignautomationconference2012(设计自动化会议)上发表了“physicsmatters:statisticalagingpredictionundertrapping/detrapping(td模型下的集成电路老化参数统计特性及老化预测)”，提出通过测量阈值电压对电路进行老化预测的方法，但是这一方法需要利用额外的测试设备对阈值电压进行测试。xiaoxiaowang等人于2014年在reliabilityphysicssymposium(物理可靠性年会)上发表了“fastagingdegradationratepredictionduringproductiontest(快速集成电路老化预测方法)”，提出了通过测量环形振荡器初始阈值电压对电路进行老化预测的方法，但是利用环形振荡器对电路的老化情况进行预测与实际老化情况存在误差。虽然上述文献利用了表征集成电路老化的关键参数对电路进行了老化预测，但其预测结果与实际关键路径的老化速度相关性较低，且部分需要片外测试设备，无法实现对集成电路老化速度的高精度快速预测。技术实现要素：本发明设计了一种用于集成电路老化可靠性的筛选方法及片上测量系统，该测量系统可以在不同供电电压下对关键路径时延进行精确测量，通过时延数据可以计算得到表征集成电路老化速度的关键参数即关键路径初始阈值电压值。进一步，利用初始阈值电压的值可以对集成电路关键路径的老化速度进行预测。该老化可靠性筛选方法可以实现对集成电路进行快速老化可靠性筛选。此外，所设计的片上测量系统能够在电路正常运行时对关键路径进行时延测量，可以实时监测集成电路的老化程度。本发明的一种用于集成电路老化可靠性的筛选方法，利用路径时延和阈值电压的关系得到集成电路老化速度的计算公式，并提取了影响集成电路老化速度的关键参数。利用路径时延随供电电压改变的变化率可以计算出多条关键路径初始阈值电压的值，并对集成电路进行老化速度预测和老化可靠性筛选。本发明的一种用于集成电路老化可靠性筛选的片上测量系统，由可配置环形振荡器、边沿检测电路以及测试与控制模块三部分组成，如图1所示。其中，可配置环形振荡器由两个发射触发器、捕获触发器、匹配路径和返回路径组成。匹配路径和返回路径均由特定阶数一般时延阵列和差分时延阵列组成，一般时延阵列的调整精度为一个缓冲器时延，差分时延阵列的调整精度为不同规格缓冲器的时延差值。通过调整匹配路径控制向量的值使匹配路径的时延与待测关键路径的时延相同；同理，返回路径的时延则被校准为一个时钟周期。在完成返回路径与匹配路径的校准后，二者首尾相连形成环形振荡器并输出震荡信号，利用震荡信号的振荡周期减去一个时钟周期即为待测关键路径时延。边沿检测电路。边沿检测电路用于检测匹配路径与待测关键路径的信号是否同时到达，每条待测关键路径的边沿检测电路由二输入与门、二输入或门以及下降沿驱动触发器构成。当匹配电路的上升沿与关键路径的下降沿，或者匹配路径的下降沿与关键路径的上升沿同时到达边沿检测电路中的与门或者或门时，与门或者或门生成脉冲信号，该脉冲信号使得下降沿驱动触发器输出高电平，指示该关键路径匹配过程完成。测试与控制模块，通过调整匹配路径和返回路径控制向量的值完成匹配路径与返回路径的校准过程，并对可配置环形振荡器的振荡周期进行计算。片上测量系统的工作过程：在每个测试过程中，返回路径起始端的发射触发器一次发生上升沿和下降沿，测试与控制模块不断调整返回路径的时延，当返回路径时延与时钟周期相同时，返回路径校准完成，开始进行匹配路径校准，待测关键路径正常工作。在每个时钟的上升沿，匹配路径起始端依次发射上升沿和下降沿信号，该信号沿匹配路径传播，在经过特定时延后到达边沿检测电路，测试与控制模块不断调整匹配路径的时延，当沿匹配路径传播的信号与沿关键路径传播的信号同时到达边沿检测电路时，匹配路径的校准过程完成。完成上述过程后，匹配路径与返回路径首尾相连，形成环形振荡器，测试与控制模块测量可配置环形振荡器的时延，并计算出待测关键路径的时延。本发明一种用于集成电路老化可靠性的筛选方法，它的实施过程包括以下步骤：步骤一，初始电路设计、综合及网表生成。初始集成电路的设计、综合及网表生成过程不受本发明的筛选方法与片上测量系统的影响；步骤二，待测关键路径提取。利用hspice对初始电路的网表进行时序后仿真，确定需要检测的关键路径，对待测关键路径的输出端点的位置进行标记。根据待测关键路径的时延，时钟周期，单个缓冲器的时延，不同规格缓冲器的时延差值计算片上测量系统中缓冲器的阶数以及差分缓冲器结构的阶数；步骤三，片上测量系统的电路综合与插入。完成对片上测量系统中测试与控制模块的综合，并将片上测量系统电路布局到初始电路网表中的空闲位置；步骤四，流片。所述的片上测量系统由数字器件构成，其流片过程与一般集成电路流片过程一致；步骤五，对刚出厂芯片进行初始阈值电压测试。片上时延测量系统的结构由可配置环形振荡器，边沿检测电路以及测试与控制模块构成。在对待测关键路径进行时延测量时，可配置环形振荡器的返回路径时延被校准为一个时钟周期，可配置环形振荡器的匹配路径时延被校准为与关键路径时延相同。边沿检测电路用于控制匹配路径的校准过程，测试与控制模块作为逻辑控制单元。在完成返回路径与匹配路径的校准后，可配置环形振荡器输出振荡信号，利用该振荡信号的振荡周期减去一个时钟周期即为待测关键路径的时延。芯片初始阈值电压的测试过程如下：(1)、测量在低供电电压vddmin、高供电电压vddmax和正常供电电压vdd下关键路径的时延。在每个测试电压下，优先对返回路径进行校准，校准完成后，依次对所有关键路径进行匹配路径校准，测试与控制模块对环形振荡器的振荡周期进行测试。改变供电电压，重新对返回路径进行校准，再次测试不同关键路径的时延值。(2)、工艺相关常数α以及归一化的delay-vdd敏感度γ计算。计算方法如下：通过对cmos与finfet器件进行同一，得到忽略短沟道调制效应的器件时延与供电电压，初始阈值电压之间满足其中：vt为器件初始阈值电压，cl为负载电容，a为器件特性相关参数，α和β为工艺相关常数，其数值为：其中，s为finfet器件沟道面积，q为载流子电荷量，μ为载流子迁移速度，η为比例系数，c为工艺相关常数，w/l为cmos晶体管的宽度/长度。考虑一条由m个器件组成的关键路径，器件的负载电容为ci，可以得到关键路径的时延为其中vte为考虑制造不确定性的关键路径等效阈值电压。通过测试得到不同供电电压下对应的关键路径时延值，带入关键路径时延计算公式可以得到关于α和的二元非线性方程组，进一步求出α的值。另一方面，可以利用实验数据直接计算得到。(3)、初始阈值电压计算。已知关键路径时延与供电电压及阈值电压的关系，可以得到因供电电压变化导致的时延变化公式为进一步，得到路径时延对供电电压的变化敏感度为通过测量关键路径在不同供电电压下的时延值，可以得到γ的值。于此同时，通过测量关键路径在不同供电电压下的时延值，可以计算得到α的值。利用α和γ的值得到关键路径的等效初始阈值电压值计算公式为(4)、对所有芯片的所有待测关键路径进行上述测试，依次测试不同芯片上所有待测关键路径在不同供电电压下的时延值；计算所有芯片所有待测关键路径的初始阈值电压值。步骤六，对所有集成电路进行可靠性筛选。集成电路老化速度预测公式为其中α为工艺相关常数，可以通过实验数据得到。利用所有待测关键路径的初始阈值电压的值对所有集成电路进行老化速度预测。并利用计算得到的老化速度对所有的芯片进行可靠性筛选。集成电路老化速度预测原理如下：当集成电路老化后，nbti老化效应和hci老化效应导致器件的阈值电压增长，关键路径时延增加。根据关键路径的时延计算公式，得到因阈值电压提高导致的关键路径时延增长公式为因此，一条关键路径的老化速度可以表示为因阈值电压的改变导致的时延增长率，其计算公式为根据上式可以看出决定集成电路老化速度的关键参数为关键路径等效初始阈值电压及因老化效应导致的阈值电压增量。对于刚出厂集成电路，其初始阈值电压受到制造过程中制造不确定性的影响为固定值，而阈值电压的增长量则受到老化过程中随机电荷波动的影响。因此，对于刚出厂集成电路来说，其初始阈值电压为决定集成电路老化速度的关键参数。本发明设计的一种用于集成电路老化可靠性的筛选方法及其片上测量系统优点在于：①利用片上测量系统对集成电路的关键路径时延进行实时测试，测试时间与基于测试向量的测试方法可比拟，对于工作于50mhz的集成电路，单个芯片的测试时间少于8.14ms。②所提出的片上测量系统的测试精度高，可以克服因供电电压变化而引入的额外误差，对于32nm制造工艺，利用指定的缓冲器器件，关键路径时延的测试精度为6.4ps，进一步得到的初始阈值电压的测试精度为10mv。③片上测量系统的电路结构采用纯数字电路设计，易于集成到现有集成电路芯片上，且占用额外面积小。④片上测量系统不会影响集成电路芯片上其他电路的结构和功能，且测试过程在电路正常运行时进行。⑤通过利用关键路径等效初始阈值电压对电路进行可靠性筛选的方法，解决了制造不确定性对集成电路实际老化速度的影响。附图说明图1是用于集成电路老化可靠性筛选的片上测量系统结构说明图。图2是可配置环形振荡器中返回路径结构图。图3是可配置环形振荡器中匹配路径结构图。图4是可配置环形振荡器振荡测试电路结构图。图5是集成电路老化可靠性筛选测试方法流程图。图6是边沿检测电路功能性仿真时序图。图7是关键路径测试精度蒙特卡洛仿真图。图8是集成电路可靠性筛选实施流程图。图9是关键路径在不同供电电压下时延分布。图10是静态老化下老化速度预测值与实际值的对比图。图11是动态老化下老化速度预测值与实际值的对比图。图中符号说明如下：vdd:芯片正常供电电压；vddmin:芯片测试中最小供电电压值；vddmax：芯片测试中最大供电电压值；tp：正常供电电压下关键路径时延；tpmaz：最大供电电压下关键路径时延；tpmin：最小供电电压下关键路径时延压；α:工艺相关常数；γ:关键路径时延随供电电压变化率；vte0:待测电路等效初始阈值电压。具体实施方式见图1～图8，下面将结合附图和实施例对本发明做进一步的详细说明。参见图1所示，本发明设计一种用于集成电路老化可靠性筛选的片上测量系统，为片上皮秒级关键路径时延测量系统，可配置环形振荡器，边沿检测电路，控制与测试模块三部分组成，另有待测电路，为原有电路结构，上述三部分均可内嵌在现有集成电路芯片上。对于集成电路芯片的软件仿真采用了hspice2014以及iccompiler软件。hspice是synop公司为集成电路设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序。它在伯克利的spice(1972年推出)、microsim公司的pspice(1984年推出)以及其它电路分析软件的基础上，又加入了一些新的功能，经过不断的改进，现可以完成在直流到高于100ghz的微波频率范围内对电路作精确的仿真、分析和优化。在实际应用中，hspice能提供关键性的电路模拟和设计方案。iccompiler是synopsys下一代布局布线系统，通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，来保证卓越的质量并缩短设计时间。上一代解决方案由于布局、时钟树和布线独立运行，有其局限性。iccompiler的扩展物理综合(xps)技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。iccompiler采用基于tcl的统一架构，实现了创新并利用了synopsys的若干最为优秀的核心技术。作为一套完整的布局布线设计系统，它包括了实现下一代设计所必需的一切功能，如物理综合、布局、布线、时序、信号完整性(si)优化、低功耗、可测性设计(dft)和良率优化。参见图1所示，在测试过程中，可配置环形振荡器中的返回路径被校准为1个时钟周期，用于去除因电压改变导致的测试结构时延误差，而匹配路径被校准为与待测路径具有相同的时延。通过比较匹配路径与关键路径上传播信号到达时间的不同，边检检测电路控制匹配路径的校准过程。当完成返回路径与匹配路径的校准过程，其二者首尾相连，环形振荡器形成振荡环，并输出震荡信号。测试与控制模块用于控制匹配路径与返回路径的校准过程，并在测试中对可配置环形振荡器的振荡周期进行测试。利用振荡周期减去1个时钟周期，即为待测关键路径时延。本发明设计的片上测量系统测量精度较高、易集成、生产测试成本低、对芯片影响较小，因而可以单独用作芯片监测或者测试使用，其测试结果可以用于对集成电路进行老化可靠性筛选。(一)集成电路芯片的待测电路：待测电路为集成电路中的数条关键路径，利用iccompiler可以完成对原有电路的布局布线并提取出具有寄生参数的电路网表，利用hspice可以对电路网表进行时序后仿真，并挑选数条时延最长的路径作为待测路径。(二)可配置环形振荡器：参见图1所示，可配置环形振荡器由两个发射触发器，捕获触发器，匹配路径和返回路径组成。参见图2所示，返回路径中包含一个反相器(用于形成环形振荡器)，特定数目的固定时延单元(一路信号经过单个缓冲器传播，另一路信号经过互连线传播)，以及特定数目差分时延单元(信号可以沿两路具有不同尺寸的缓冲器传播，时延改变量为两个缓冲器的时延差，用于提高校准精度)。其中，与返回路径始端相连的发射触发器的输出端取反后接到该发射触发器输入端，该发射触发器的输出在每个时钟周期交替发射上升沿和下降沿。该上升沿经过返回路径后到达捕获触发器，测试与控制模块通过调整返回路径控制向量的值，可以不断调整返回路径的时延，并判断该信号是否与时钟信号同时到达，此时，返回路径校准完成。其校准过程如下：初始时，返回路径具有最大时延(m+n)·dmux+dinv+m·ds+n·dl，且该最大时延大于一个时钟周期，其中，m为固定时延单元的个数，n为差分时延单元的个数，dmux为选择器时延，dinv为反向器时延，ds为大尺寸缓冲器的时延，dl为小尺寸缓冲期的时延。通过减小返回路径控制向量的值，返回路径的时延以ds为间隔减小。当返回路径小于时钟周期时，校准信号输出‘1’。此时，调整差分时延单元的控制向量，使得返回路径的时延以dl-ds为单位单调增加，当时延再次达到一个时钟周期时，校准信号再次生成‘1’，返回路径校准完成。参见图3所示，匹配路径包括一条时延可校准的缓冲期路径和一个发射触发器。该发射触发器的输出端经过反相器连接到该发射触发器的输入端。发射触发器在每个时钟上升沿依次发射上升沿和下降沿。其校准过程如下：初始时，发射触发器生成的上升沿经过匹配路径到达边沿检测电路，其具有最大时延值(p+q+1)·dmux+p·ds+n·dl，且该时延大于所有待测关键路径时延，其中p为固定时延单元阶数，q为差分时延单元阶数，其余参数同上。通过不断的调整匹配路径的时延，边沿检测电路可以检测沿待测路径传输的信号是否与沿匹配路径传输的信号同时到达，并输出指示信号，表示匹配路径校准完成。其具体的校准方法将在边沿检测电路说明中介绍。参见图4所示，当完成返回路径和匹配路径的校准过程后，返回路径与匹配路径首尾相连形成环形振荡器，并输出振荡信号，利用该振荡信号的振荡周期减去一个时钟周期即为关键路径的时延。(三)边沿检测电路参见图3所示，每条关键路径的边沿检测电路包含两路下降沿驱动触发器，两路下降沿驱动触发器的时钟信号分别由与门与或异或门生成。以匹配路径中发射触发器生成的上升沿为例，该上升沿可用于检测待测关键路径生成的下降沿。初始时，该上升沿的时延大于待测关键路径下降沿的时延，边沿检测电路中的与门输出一直为‘0’，以与门输出为时钟的下降沿驱动触发器输出信号为复位时的信号‘0’。不断减小匹配路径的时延，当匹配路径的上升沿信号比待测关键路径的下降沿信号提前到达与门时，与门生成脉冲信号，该脉冲信号的驱动下降沿驱动触发器输出‘1’，作为上升沿匹配成功指示信号。因为匹配路径的时延不断减小，其最先匹配成功的信号可以作为关键路径的最终翻转信号。同理，匹配路径中发射触发器生成的下降沿可以用于检测待测关键路径的上升沿翻转信号，当该信号比待测关键路径信号提前到达异或门时，异或门生成脉冲信号，该脉冲信号驱动下降沿驱动触发器输出‘0’，作为下降沿匹配成功指示信号。两路匹配成功指示信号异或后作为该路径的匹配完成信号输出给测试与控制模块。需要说明的是，匹配路径中的发射触发器依次生成上升沿与下降沿，即边沿检测电路可交替检测待测关键路径上传播的上升沿和下降沿，且无需改变原有的电路结构。此外，一条匹配路径可以实现对所有待测关键路径的测试。(四)测试与控制模块测试与控制模块一方面是用来控制返回路径与匹配路径的校准过程，根据校准策略不断的调整不同路径的控制向量，并判断校准过程是否完成。另一方面，其可以测试环形振荡器的振荡周期，并输出测试结果。本发明一种用于集成电路老化可靠性的筛选方法，它的实施过程包括以下列步骤(如图5)：步骤一，测量在低供电电压vddmin，高供电电压vddmax和正常供电电压vdd下关键路径的时延。在每个测试电压下，优先对返回路径进行校准，校准完成后，依次对所有关键路径进行匹配路径校准，测试与控制模块对环形振荡器的振荡周期进行测试。改变供电电压，重新对返回路径进行校准，再次测试不同关键路径的时延值。需要说明的是返回路径的校准过程克服了因改变供电电压导致测试电路返回路径时延改变的问题，提高了测试精度。步骤二，工艺相关常数α以及归一化的delay-vdd敏感度γ计算。其计算原理及方法如下：通过对cmos与finfet器件进行同一，得到忽略短沟道调制效应的器件时延与供电电压，初始阈值电压之间满足其中：vt为器件初始阈值电压，cl为负载电容，a为器件特性相关参数，α和β为工艺相关常数，其数值为：其中，s为finfet器件沟道面积，q为载流子电荷量，μ为载流子迁移速度，η为比例系数，c为工艺相关常数，w/l为cmos晶体管的宽度/长度。考虑一条由m个器件组成的关键路径，器件的负载电容为ci，可以得到关键路径的时延为其中vte为考虑制造不确定性的关键路径等效阈值电压。进一步，关键路径因nbti老化效应和hci老化效应导致阈值电压增长，阈值电压导致关键路径时延增长的公式可以表示为因此，一条关键路径的老化速度可以表示为因阈值电压改变导致的时延增长率，其计算公式为根据上式可以看出决定集成电路老化速度的关键参数为关键路径等效初始阈值电压及因老化效应导致的阈值电压增量。对于刚出厂集成电路，其初始阈值电压受到制造过程中制造不确定性的影响为固定值，而阈值电压的增长量则受到老化过程中随机电荷波动的影响。因此，对于刚出厂集成电路来说，其初始阈值电压为决定集成电路老化速度的关键参数。本发明提出的集成电路老化筛选方法即为基于关键路径等效初始阈值电压测试的筛选方法。初始阈值电压的测试方法如下：已知关键路径时延与供电电压初始阈值电压的关系，可以得到因供电电压变化导致的时延变化公式为进一步，得到路径时延对供电电压的变化敏感度为通过测量关键路径在不同供电电压下的时延值，可以得到γ的值，利用γ可以计算初始阈值电压的值为于此同时，通过测量关键路径在不同供电电压下的时延值，可以计算得到α的值。步骤三，关键路径等效初始阈值电压vte0计算。利用γ和α的值可以计算出关键路径等效初始阈值电压；步骤四，对所有芯片的所有待测关键路径进行上述测试。依次测试不同芯片上所有待测关键路径在不同供电电压下的时延值；步骤五，老化速度预测。利用所有的关键路径的初始阈值电压的值对所有集成电路进行老化速度预测；步骤六，老化可靠性筛选。可以结合数据挖掘方法对集成电路进行可靠性筛选，如聚类分析，支持向量机的方法。实施例1应用本发明设计的一种集成电路老化可靠性的筛选方法及片上测量系统进行仿真与测试：采用hspice2014软件进行测试，该测试使用28nm工艺库进行仿真，并利用vcs对测试系统进行功能性仿真。利用hspice中的蒙特卡洛仿真方法验证测试电路在具有制造不确定性下的测试精度，测试中加入10％w，10％l和25％vth的制造不确定性。其中，w为栅极宽度，l为栅极长度，vth为mos管的阈值电压。片上测量系统的功能性仿真波形图参见图6所示，该片上测量系统可以实现在电路正常运行中对关键路径进行时延测量。当片上测量系统的供电电源电压为1.05v，单个差分时延单元的时延差平均值为2.760ps，经过一年的老化后，该值增长为3.874ps，该时延差值约为关键路径测试精度值的一半。单个差分时延结构的时延差仿真结构参见图7所示。将本发明设计的片上测量系统插入到一些标准测试电路(itcbenchmark)和来自开源sparc处理器(opensparct2sparctcore)核中64位浮点和图形单元。其插入流程参见图8所示。首先，利用eda软件对原始电路进行rtl设计、综合、扫描链插入、版图生成。并对电路网表进行静态时序分析，选择需要进行测试的关键路径。根据待测关键路径的仿真时延值进行可靠性筛选系统电路综合，通过选取不同规格的缓冲器，配置片上测量系统的测量范围和测试精度。通过应用iccompiler软件将可靠性筛选电路插入到原有的电路版图中，并对可靠性筛选系统进行布局布线。得出片上测量系统放置到基准电路后占用的总面积及功耗开销，如下表所示。片上测量系统占电路总面积及开销比：标准测试电路b19fguleon3svga-lcd待测关键路径数目30503820功耗开销(％)1.510.921.631.43面积开销(％)1.010.570.570.82表1接下来，利用fpga对提出的集成电路老化可靠性筛选方法进行验证。实验过程如下，分别测量全新fpga芯片在不同供电电压下的时延(实验中的测试条件为80℃，1.801v，1.788v，以及1.775v)，不同供电电压下，不同芯片的路径时延分布参见图9所示。利用测试数据对芯片进行等效阈值电压计算，并利用初始阈值电压的值对芯片进行老化速度预测及可靠性筛选。然后对所有芯片进行加速老化测试，所有芯片分为两组，分别进行静态老化和动态老化，老化条件为80℃，1.8v供电电压，老化时间为9个小时，再次测试老化后的芯片的关键路径时延值。利用老化后的时延值和初始时延值计算不同fpga的实际老化速度。芯片的预测老化速度和实际老化速度的对比参见图10和图11所示。实验结果与理论分析相符，在静态老化组，共有93颗芯片的测试结果为有效数据，将所有芯片按照预测的阈值电压值进行可靠性筛选，有6颗芯片的预测可靠性等级与实际等级不一致，可靠性筛选准确率为93.5％。在动态老化组，共有92颗芯片的测试结果为有效数据，可靠性筛选的准确率为95.7％。目前为止，已经详细说明了该发明设计的一种用于集成电路老化可靠性的筛选方法及片上测量系统的工作原理，片上测量系统的结构及其工作方法。该可靠性筛选方法及其片上测量系统具有以下优点：1)可以实现对刚出厂集成电路的老化可靠性筛选，且测试时间与基于测试向量的测试方法可比拟，具有测试速度快、测试成本低的优点；2)所提出的老化可靠性筛选方法基于关键路径时延的测试结果，该关键路径的老化速度可以表征集成电路的实际老化速度，具有预测精度高的优点。3)所设计的路径时延测量系统在电路正常运行时对关键路径时延进行测量，无须改变原有的电路结构，因此，测量系统对集成电路本身的结构和时序影响较小。4)所设计的路径时延测量系统由纯数字器件构成，具有测试精度高，响应速度快的特点，且其带来的额外面积和功耗开销较小。此外，通过软件仿真的方式验证了片上测量系统的有效性，讨论了其对电路面积的影响。并利用fpga芯片验证了所提出的可靠性筛选方法的有效性。其在动态加压和静态加压老化下的筛选精度分别为93.5％和95.7％。当前第1页12