用于芯片封装相互作用的评估的测试电路和测试器件的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种用于芯片封装相互作用(ChipPackage Interact1n, CPI)的评估的测试电路和测试器件。
【背景技术】
[0002]在半导体制程中，新材料和新工艺的引入可能会导致新的可靠性问题。例如为了减小金属互连对器件速度的延迟，低介电常数(k)和超低k介质被引入到金属互连制程中。由于超低k介质的引入，在高密度倒装芯片封装中引起了新的失效机理CPI，其已成集成电路可靠性的制约因素。为了避免CPI引起的芯片失效，需要在工艺开发阶段使用专用结构进行CPI评估。
【发明内容】
[0003]本发明提供一种用于芯片封装相互作用的评估的测试电路，所述测试电路包括:芯片封装相互作用传感器，所述芯片封装相互作用传感器连接在第一焊盘和第二焊盘之间；以及静电放电(Electro-Static Discharge, ESD)保护器件,所述静电放电保护器件与所述芯片封装相互作用传感器并联连接在所述第一焊盘和所述第二焊盘之间。
[0004]在本发明的一个实施例中，所述测试电路还包括静电放电检测器件，所述静电放电检测器件与所述静电放电保护器件串联后与所述芯片封装相互作用传感器并联连接，并且第三焊盘连接在所述静电放电保护器件与所述静电放电检测器件之间。
[0005]在本发明的一个实施例中，所述静电放电检测器件是电熔丝(Efuse)。
[0006]在本发明的一个实施例中，所述静电放电保护器件在直流偏压下不导通。
[0007]在本发明的一个实施例中，所述芯片封装相互作用传感器是周边金属线(Perimeter Metal Line, PML)或堆叠金属。
[0008]在本发明的一个实施例中，所述静电放电保护器件是二极管、双极型三极管或接地栅 MOS 管(Gate Grounded MOS, GGM0S)。
[0009]在本发明的一个实施例中，所述静电放电保护器件是可控硅整流器件(SCR)。
[0010]在本发明的一个实施例中，所述静电放电保护器件是电阻或电容。
[0011]本发明还提供一种用于芯片封装相互作用的评估的测试器件，所述测试器件包含上述任一测试电路。
[0012]本发明所提供的用于芯片封装相互作用的评估的测试电路结构简单，易于实现，并且通过该测试电路，可以在芯片封装相互作用的评估中保护芯片封装相互作用传感器不受静电放电事件的影响。
【附图说明】
[0013]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0014]附图中:
[0015]图1示出了根据本发明实施例的、用于芯片封装相互作用的评估的测试电路的结构图；
[0016]图2示出了图1的测试电路在遇到静电放电事件时的电流流向；
[0017]图3示出了图1的测试电路在CPI传感器被测量时的电流流向；
[0018]图4示出了根据本发明另一实施例的、用于芯片封装相互作用的评估的测试电路的结构图；
[0019]图5示出了图4的测试电路在遇到静电放电事件时的电流流向；以及
[0020]图6示出了图4的测试电路在CPI传感器被测量时的电流流向；
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
[0023]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0024]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0025]芯片封装相互作用(CPI)已经成为集成电路可靠性的制约因素。由于芯片封装相互作用，被封装的芯片在一个温度范围内循环，所产生的应力(stress)可能导致分层(delaminat1n)、剥离(peeling)等等。因此,在工艺开发阶段需要进行CPI评估。CPI评估过程可以包括在集成电路(IC)制造后的CPI测试结构(testkey)的测量。其中，CPI测试结构例如电阻、电容、漏电等。封装可以包括切割、引线接合或倒装芯片(flip chip)。可靠性评估可以包括加速式温湿度及偏压(Temperature Humidity Bias, THB)测试、高加速温湿度及偏压测试(Highly Accelerated Stress Test, HAST)等。在CPI评估测试中，可能遇到静电放电(ESD)事件。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。因此，需要在CPI的评估中排除ESD的影响。
[0026]实施例一
[0027]本发明提供一种用于芯片封装相互作用的评估的测试电路。图1示出了根据本发明实施例的、用于芯片封装相互作用的评估的测试电路100的结构图。如图1所示，用于芯片封装相互作用的评估的测试电路100包括芯片封装相互作用传感器101和静电放电保护器件102。其中，芯片封装相互作用传感器101连接在第一焊盘和第二焊盘之间；静电放电保护器件102与芯片封装相互作用传感器101并联连接在所述第一焊盘和所述第二焊盘之间。
[0028]当第一焊盘和第二焊盘之间发生静电放电事件时，静电放电保护器件102可以保护芯片封装相互作用传感器101不受到损害。图2示出了