一种基于FPGA的二极管阵列在线同步控制系统及方法与流程

本发明涉及雷达及自动控制技术领域，尤其涉及一种以fpga作为主控单元的二极管阵列在线同步控制系统设计方法，具体是一种基于fpga的二极管阵列在线同步控制系统及方法。

背景技术：

二极管是一种单向导通电子元器件，只允许电流由单一方向流过，当加在二极管两端的压降大于导通电压时，二极管就可以导通。有一种超材料实现对雷达波的调制，就是利用二极管阵列的快速编码切换，改变超材料表面的码元分布，调控天线的辐射波束，实现波束扫描和多波束的调控等功能。在此应用技术背景下，需要对二极管阵列中每个二极管两端的电压可控。对于二极管快速导通与切换的控制方式，当前主要采用单片机、dsp等顺序指令执行的嵌入式处理器实现，该类型处理器执行命令的工作过程可归结为：取指令→分析指令→执行指令→再取下一条指令，直到程序结束的反复循环过程，从而导致控制的阵列控制规模小、不能同步更新以及阵列状态切换速度慢，从而不能满足超材料对于雷达波的调制使用的特殊应用要求。

技术实现要素：

本发明提供一种基于fpga的二极管阵列在线同步控制系统及方法，用于克服现有技术中二极管阵列规模小、驱动电流弱、无法实时同步控制以及在线更新速度慢等缺陷，实现显著扩大二极管阵列规模、增强驱动电流、实时同步控制，并提高在线更新速度。

为实现上述目的，本发明提供一种基于fpga的二极管阵列在线同步控制系统，包括至少一个设备，所述设备包括阵列面板和控制面板，所述阵列面板与所述控制面板叠置在一起，并通过i/o接口连接器物理连接；其中所述控制面板上集成有：

逻辑接口单元，用于接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出；

fpga控制单元，接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存；接收外部触发信号并输出；并根据并行数据中的逻辑状态编码指令对同步触发单元发出触发脉冲后的更新信号互联后随所述编码信息一同输出；

同步触发单元，发出触发脉冲，并根据触发脉冲将所述触发信号同步并输出；

驱动增强单元，根据互联的更新信号及编码信息输出控制信号，以增强i/o接口连接器驱动能力；

i/o接口连接器，将驱动能力增强的控制信号输出；

所述阵列面板上集成有：

i/o接口连接器，将驱动能力增强的控制信号输入；

二极管阵列单元，接收并在驱动能力增强的控制信号作用下动作。

为实现上述目的，本发明还提供一种基于fpga的二极管阵列在线同步控制方法，包括：

步骤1，逻辑接口单元接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出给fpga控制单元；

步骤2，fpga控制单元接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存；接收外部触发信号并输出给同步触发单元；

步骤3，同步触发单元发出触发脉冲，并根据触发脉冲将所述触发信号同步后反馈给fpga控制单元；

步骤4，fpga控制单元根据并行数据中的逻辑状态编码指令对同步触发单元发出触发脉冲后的更新信号互联后随所述编码信息一同输出给驱动增强单元；

步骤5，驱动增强单元根据互联的更新信号及编码信息输出控制信号，以增强i/o接口连接器驱动能力；

步骤6，i/o接口连接器根据控制信号将驱动能力增强的控制信号输出；

步骤7，二极管阵列单元接收并在驱动能力增强的控制信号作用下动作，实现二极管阵列单元的同步控制。

本发明提供的基于fpga的二极管阵列在线同步控制系统及方法，fpga(field－programmablegatearray)以硬件描述语言完成电路功能设计，在线编程和逻辑电路修改灵活；相对于顺序指令执行的处理器，fpga的控制逻辑是以并行运算的方式执行，在同步控制及处理速度上具有不可比拟的优势。fpga内部有丰富的触发器、ram、i/o资源以及各种高速接口，为实现二极管阵列逻辑控制提供了良好的硬件平台。因此，基于并行逻辑控制的fpga，更适合做二极管阵列在线同步控制系统设计方法的硬件实现。本发明设计实现了一种基于fpga的二极管阵列在线同步控制系统设计方法，可以解决当前二极管阵列控制系统中，控制规模小、不能同步更新以及二极管阵列状态切换速度慢等问题，并且支持板间级联，可实现二极管控制规模的进一步扩展。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明实施例一提供的基于fpga的二极管阵列在线同步控制系统中单板fpga的二极管阵列在线同步控制系统的设计框图；

图2为本发明实施例二提供的基于fpga的二极管阵列在线同步控制系统中级联模式下控制面板连接功能框图；

图3为本发明实施例三提供的基于fpga的二极管阵列在线同步控制系统中级联模式下控制面板连接功能框图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是物理连接或无线通信连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

另外，本发明各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

实施例一

如附图1所示，一种基于fpga的二极管阵列在线同步控制系统，其中包括至少一个设备，所述设备包括阵列面板1和控制面板2，所述阵列面板1与所述控制面板2叠置在一起，并通过i/o接口连接器7物理连接；其中所述控制面板2上集成有：

逻辑接口单元4，用于接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出；

fpga控制单元3，接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存；接收外部触发信号并输出；并根据并行数据中的逻辑状态编码指令对同步触发单元发出触发脉冲后的更新信号互联后随所述编码信息一同输出；

同步触发单元5，发出触发脉冲，并根据触发脉冲将所述触发信号同步并输出；

驱动增强单元6，根据互联的更新信号及编码信息输出控制信号，以增强i/o接口连接器驱动能力；

i/o接口连接器7，将驱动能力增强的控制信号输出；

所述阵列面板上集成有：

i/o接口连接器7，将驱动能力增强的控制信号输入；

二极管阵列单元8，接收并在驱动能力增强的控制信号作用下动作。

所述fpga控制单元3包含大容量的ram以及200路以上的i/o引脚数以及4路及以上高速串行收发器，作为系统主控单元和时序同步控制器；所述逻辑接口单元4为高速逻辑接口单元，可用千兆以太网、光纤传输模块实现，作为与上位机的高速通信接口；所述同步触发单元5由多路同步脉冲触发电路组成，可产生单板或板间级联时i/o同步更新触发信号；所述驱动增强单元6为电流驱动电路或电压驱动电路，可用cmos三极管搭建的门级驱动电路实现，增强i/o驱动能力；所述i/o接口连接器7为高密度i/o接口连接器，该连接器包含至少200路i/o引脚连接器，且每路连接器本身支持的更新速率大于100mb/s，可实现电流驱动单元与二极管阵列之间的互联；所述二极管阵列单元，由若干个二极管元件整齐排布，其单个二极管导通电压小于3.3v，导通电流小于100ma。

上述系统具体工作流程如下：

步骤1，逻辑接口单元接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出给fpga控制单元；

步骤2，fpga控制单元接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存；接收外部触发信号并输出给同步触发单元；

步骤3，同步触发单元发出触发脉冲，并根据触发脉冲将所述触发信号同步后反馈给fpga控制单元；

步骤4，fpga控制单元根据并行数据中的逻辑状态编码指令对同步触发单元发出触发脉冲后的更新信号互联后随所述编码信息一同输出给驱动增强单元；

步骤5，驱动增强单元根据互联的更新信号及编码信息输出控制信号，以增强i/o接口连接器驱动能力；

步骤6，i/o接口连接器根据控制信号将驱动能力增强的控制信号输出；

步骤7，二极管阵列单元接收并在驱动能力增强的控制信号作用下动作，实现二极管阵列单元的同步控制。

优选地，所述设备之间形级联结构；所述级联结构中包括一个主设备和至少一个从设备；所述主设备的通过i/o接口连接器与所有从设备的i/o接口连接器分别连接；所述主设备的同步触发单元与所有从设备的同步触发单元连接。

当控制二极管阵列规模超过单板承受的最大控制规模时，基于fpga的二极管阵列在线同步控制系统还支持板间级联的控制方式，实现多板同步控制，从而增加被控二极管阵列的规模。在板间级联模式下，以其中某单板作为主控制单元，其余扩展板作为从设备，主控制单元接收到上位机下发的编码信息后，再转分发给所有的从设备，当各从设备接收到主板的同步触发信号后，同步实时更新二极管阵列状态。

实施例二

参见图2，所述设备为主设备，其余均为从设备，所述主设备的主i/o接口连接器和主同步触发单元各自与所述从设备的从i/o接口连接器和从同步触发单元连接；

主逻辑接口单元，接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出给主fpga控制单元；

主fpga控制单元，接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存，通过主i/o接口连接器和从i/o接口连接器分发给从fpga控制单元；接收外部触发信号并输出给主同步触发单元；

主同步触发单元，发出触发脉冲，并根据触发脉冲将所述触发信号同步后反馈给主fpga控制单元，通过从同步触发单元将同步的所述触发信号反馈给从fpga控制单元；

主fpga控制单元，还根据并行数据中的逻辑状态编码指令对接收的更新信号互联后随所述编码信息一同输出给主驱动增强单元；

从fpga控制单元，根据并行数据中的逻辑状态编码指令对从同步触发单元的更新信号互联后随所述编码信息一同输出给从驱动增强单元；

主驱动增强单元，根据互联的更新信号及编码信息输出主控制信号，以增强主i/o接口连接器驱动能力；

从驱动增强单元，根据互联的更新信号及编码信息输出主控制信号，以增强从i/o接口连接器驱动能力；

主i/o接口连接器，根据主控制信号将主驱动能力增强的主控制信号输出；

从i/o接口连接器，根据从控制信号将主驱动能力增强的从控制信号输出；

主二极管阵列单元，接收并在驱动能力增强的主控制信号作用下动作；

从二极管阵列单元，接收并在驱动能力增强的从控制信号作用下动作；实现主二极管阵列单元及从二极管阵列单元的同步控制。

上述系统工作流程如下：

所述步骤1，主逻辑接口单元接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出给主fpga控制单元；

所述步骤2，主fpga控制单元接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存，通过主i/o接口连接器和从i/o接口连接器分发给从fpga控制单元；接收外部触发信号并输出给主同步触发单元；

所述步骤3，主同步触发单元发出触发脉冲，并根据触发脉冲将所述触发信号同步后反馈给主fpga控制单元，通过从同步触发单元将同步后的所述触发信号反馈给从fpga控制单元；

所述步骤4，主fpga控制单元根据并行数据中的逻辑状态编码指令对接收的更新信号互联后随所述编码信息一同输出给主驱动增强单元；从fpga控制单元根据并行数据中的逻辑状态编码指令对从同步触发单元的更新信号互联后随所述编码信息一同输出给从驱动增强单元；

所述步骤5，主驱动增强单元根据互联的更新信号及编码信息输出主控制信号，以增强主i/o接口连接器驱动能力；从驱动增强单元根据互联的更新信号及编码信息输出主控制信号，以增强从i/o接口连接器驱动能力；

所述步骤6，主i/o接口连接器根据主控制信号将主驱动能力增强的主控制信号输出；从i/o接口连接器根据从控制信号将主驱动能力增强的从控制信号输出；

所述步骤7，主二极管阵列单元接收并在驱动能力增强的主控制信号作用下动作，从二极管阵列单元接收并在驱动能力增强的从控制信号作用下动作；实现主二极管阵列单元及从二极管阵列单元的同步控制。

实施例三

参见图3，所述设备包括一个主设备和至少两个从设备；

所述主设备包括所述主控制板，所述主控制板上集成有所述逻辑接口单元、fpga控制单元、同步触发单元、i/o接口连接器；分别作为主逻辑接口单元、主fpga控制单元、主同步触发单元、主i/o接口连接器；

所述从设备包括从控制板和所述二级阵列单元，所述从控制板上集成有所述fpga控制单元、同步触发单元、i/o接口连接器、驱动增强单元；分别作为从fpga控制单元、从同步触发单元、从i/o接口连接器、从驱动增强单元；

所述主i/o接口连接器与所有所述从i/o接口连接器均连接，用于主fpga控制单元实现将通过主逻辑接口单元接收的来自于上位机的二极管阵列单元的编码信息及逻辑状态编码指令同步分发给从fpga控制单元；

所述主同步触发单元与所有所述从同步触发单元均连接；用于将触发信号同步后分发给从同步触发单元；

所述从fpga控制单元，根据所有从设备的二极管阵列单元的逻辑状态编码指令对所述从同步触发单元的更新信号互联后，并与该从fpga控制单元所属的从设备包含的二极管阵列单元的编码信息一并输出给从驱动增强单元；

所述从驱动增强单元，根据互联的更新信号及编码信息输出控制信号，以增强从i/o接口连接器驱动能力；

从i/o接口连接器，将驱动能力增强的控制信号输出；

二极管阵列单元，接收并在驱动能力增强的控制信号作用下动作，实现同步控制。

本实施例中，具体的系统工作流程包括如下步骤：

步骤1：上位机将二极管阵列编码信息，通过高速逻辑接口4将信息传给fpga控制单元3，fpga通过解析将串行高速总线送入的数据，分频的同时将高速串行数据转并口，将信息编码读入内部数据总线，并缓存在内部寄存器ram单元内。

步骤2：当处于板间级联模式时，控制面板连接功能框图如图2所示，主控制单元在接收上位机下发二极管阵列逻辑状态编码指令的同时，将接收到的指令同步下发给从设备，从设备将所有的状态编码信息存储在各自fpga内部的寄存器单元中，并将同步单元的更新信号互联，方便后续的同步触发；

步骤3：待外部触发信号输入到主控制单元fpga后，主控制单元的同步触发单元根据触发脉冲将触发信号同步分发至所有二极管阵列控制设备，各控制单元fpga根据触发信号，利用并行资源同时将内部的寄存器单元存储的逻辑编码信息，同时输出。

步骤4：电流或电平驱动单元coms电路增强fpga的i/o引脚驱动能力，并根据二极管逻辑状态编码信息，输出相应的控制信息；

步骤5：高密度i/o接口连接器单元将驱动能力增强之后的编码信息传送给被驱动的二极管阵列负载。

若二极管阵列规模较小，单板可实现，则步骤2省略。

所述步骤1，主逻辑接口单元接收来自于上位机的二极管阵列的编码信息和逻辑状态编码指令，并将所述编码信息和逻辑状态编码指令转换为串行数据输出给主fpga控制单元；

所述步骤2，主fpga控制单元接收并解析所述串行数据，对所述串行数据进行分频同时转换为并行数据并缓存，通过主i/o接口连接器和从i/o接口连接器分发给从fpga控制单元；接收外部触发信号并输出给主同步触发单元；

所述步骤3，主同步触发单元发出触发脉冲，并根据触发脉冲将所述触发信号同步后通过从同步触发单元将同步的所述触发信号反馈给从fpga控制单元；

所述步骤4，从fpga控制单元根据并行数据中的逻辑状态编码指令对从同步触发单元的更新信号互联后随所述编码信息一同输出给从驱动增强单元；

所述步骤5，从驱动增强单元根据互联的更新信号及编码信息输出主控制信号，以增强从i/o接口连接器驱动能力；

所述步骤6，从i/o接口连接器根据从控制信号将主驱动能力增强的从控制信号输出；

所述步骤7，从二极管阵列单元接收并在驱动能力增强的从控制信号作用下动作；实现从二极管阵列单元的同步控制。

所述fpga控制单元包含大容量的ram以及200路以上的i/o引脚数以及4路及以上高速串行收发器，作为系统主控单元和时序同步控制器；所述高速逻辑接口单元可用千兆以太网、光纤传输模块实现，作为与上位机的高速通信接口；所述同步触发单元由多路同步脉冲触发电路组成，可产生单板或板间级联时i/o同步更新触发信号；所述电流驱动单元，可用cmos三极管搭建的门级驱动电路实现，增强i/o驱动能力；所述高密度i/o接口连接器单元包含至少200路i/o引脚连接器，且每路连接器本身支持的更新速率大于100mb/s，可实现电流驱动单元与二极管阵列之间的互联；所述二极管阵列单元，由若干个二极管元件整齐排布，其单个二极管导通电压小于3.3v，导通电流小于100ma。

同时，当控制二极管阵列规模超过单板承受的最大控制规模时，基于fpga的二极管阵列在线同步控制系统还支持板间级联的控制方式，实现多板同步控制，从而增加被控二极管阵列的规模。在板间级联模式下，以其中某单板作为主控制单元，其余扩展板作为从设备，主控制单元接收到上位机下发的编码信息后，再转分发给所有的从设备，当各从设备接收到主板的同步触发信号后，同步实时更新二极管阵列状态。

实施例二与实施例三均属于板间级联结构，均能实现二极管的阵列的规模扩大的技术效果，不同之处在于，实施例二中的主设备也同时控制一块单独的二极管阵列板，多个从设备分别控制一块二极管阵列板，这些二极管阵列板均能实现同步控制；实施例三中的主设备没有控制二极管阵列板，所有的从设备均控制一块二级管阵列板，实现从设备间二极管阵列板的同步控制；实施例三相对于实施例二，主控制板结构更为简洁，更新速度更快。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。